Вопросы по теме 'xilinx-ise'

Есть ли документация для файлов фильтров Xilinx (ISE)?
Я ищу документацию по файлам Xilinx ISE *.filter. Вот краткий пример записи фильтра сообщений/предупреждений/ошибок: <filter task="xst" file="HDLCompiler" num="1127" type="warning"> <arg index="1">button_center</arg>...
246 просмотров
xilinx verilog vhdl xilinx-ise
schedule 17.10.2023
Путаница процесса VHDL со списками конфиденциальности
Я изучаю VHDL, читая книги в Интернете (Free Range VHDL) и выполняя примеры на своем Nexsys2 через Xilinx ISE Webpack 14.7. Я перечитываю текст Free Range VHDL и сейчас обсуждаю в главе процессы. У меня есть четкое представление о том, что такое...
824 просмотров
vhdl xilinx-ise
schedule 24.06.2023
Ошибка ChipScope - не найдена метка триггера в буфере
Кто-нибудь упоминал об ошибках данных, ошибках триггера или ошибках загрузки в ChipScope? Я использую ChipScope (из ISE 14.7) с основным потоком IP. Поэтому я создал 15 различных IP-ядер ICON в виде файлов ngc и обернул их все в модуль VHDL....
393 просмотров
xilinx fpga xilinx-ise virtex
schedule 31.05.2023
Ошибка установки Xilinx ISE 9.2i
каждый раз, когда я пытаюсь установить Xilinx 9.2i, установка останавливается на 99%, и появляется сообщение от Windows о том, что программа остановлена, что мне делать?
320 просмотров
xilinx xilinx-ise
schedule 27.06.2022
Как ограничить размер счетчика reg в verilog для синтеза ise?
Я хочу объявить счетчик reg в функции некоторых параметров. Я сделал это следующим образом: parameter clk_freq = 95000; // clock frequency in kHz parameter debounce_per_ms = 20; localparam MAX_COUNT = ((debounce_per_ms * clk_freq)) + 1; reg...
1227 просмотров
verilog xilinx-ise
schedule 07.05.2024
Как вернуть пустую строку в ISim?
Как это сейчас выглядит в моем окне консоли: at 20 ns: Note: TimerCount: 0 (/TEST_tb/). at 20 ns: Note: TimerTriggerSync: '0' (/TEST_tb/). at 22500 ps: Note: TimerCount: 2 (/TEST_tb/). at 22500 ps: Note: TimerTriggerSync: '0' (/TEST_tb/). at 25...
1880 просмотров
xilinx vhdl xilinx-ise
schedule 02.07.2023
Новая ошибка создания DCM CLK?
вот код в файле .xco, который был ответвлен от моего основного файла vhdl: -- The following code must appear in the VHDL architecture header: ------------- Begin Cut here for COMPONENT Declaration ------ COMP_TAG component DCM_18 port (-- Clock...
1948 просмотров
xilinx vhdl xilinx-ise
schedule 28.09.2022
Преобразование std_logic_vector в целое число в процессе для проверки значений?
То, что я пытаюсь сделать, довольно просто, просто генерирую импульс от основного счетчика. Мой код показан ниже. Мой вопрос: есть ли эффективный способ сравнения std_logic_vector и целого числа? Мне нужно только сравнить их в этом единственном...
1130 просмотров
xilinx vhdl xilinx-ise
schedule 14.06.2022
VHDL ‹b_Off_OBUF› неполный. Сигнал не управляется каким-либо выводом источника в конструкции.
Я пытаюсь написать очень простую программу на макетной плате Spartan-3E. Я хочу прочитать ползунковые переключатели и использовать светодиод рядом с ползунковыми переключателями, чтобы указать, какой переключатель находится в положении «включено»....
2045 просмотров
xilinx vhdl xilinx-ise spartan
schedule 22.03.2023
Как я могу исправить предупреждение HDLCompiler: 1007 - Индекс элемента 7 в memp выходит за границы, когда я описываю аппаратную оперативную память, используя Verilog в Xilinx?
У меня есть следующее аппаратное описание двухпортовой оперативной памяти: module MemoryRAM #(parameter RAM_ADDR_BITS = 4, RAM_WIDTH = 8) (CLK, RAMEnableLSB, RAMEnableMSB, WriteMemory,LoadData, Address, OutputRAMMEM); input RAMEnableLSB,...
566 просмотров
xilinx verilog hdl xilinx-ise
schedule 20.08.2022
Использование пользовательских пакетов вызывает циклическую зависимость
Я пытаюсь объявить беззнаковый массив в пакете, чтобы использовать один и тот же тип массива во всех своих компонентах. Сначала я объявил его в компоненте верхнего уровня, а затем использовал рабочую библиотеку и команду use для вызова пакета в...
861 просмотров
circular-dependency xilinx vhdl xilinx-ise
schedule 24.06.2022
Сбой программы ISE iMPACT при использовании Spartan-3AN
Я хотел бы запрограммировать свой Xilinx Spartan-3AN с помощью ISE, но на последнем шаге (с использованием ISE iMPACT) программа дает сбой. На самом деле я поместил файл «.bit» в первый чип, но у меня нет файла «.mcs», который можно было бы...
588 просмотров
xilinx fpga xilinx-ise
schedule 23.01.2023
вложенные циклы for в verilog, что второй цикл for зависит от вывода первого цикла for
Я разрабатываю код verilog для метода кумулятивной гистограммы для медианного фильтра. он использует вложенные циклы for, так что ввод второго цикла for зависит от вывода первого цикла for. проблема заключается здесь. Второй цикл for не принимает...
731 просмотров
verilog xilinx-ise
schedule 07.11.2023
Недопустимый синтаксис для указания подтипа VHDL200X
Я пытаюсь создать «динамический» 2D-массив, который я могу установить с помощью дженериков в своей сущности. Я следовал примеру в...
1447 просмотров
vhdl xilinx-ise synthesis
schedule 09.05.2023
Как создать файл .xst из командной строки + Xilinx-ISE
Я пытаюсь научиться генерировать битовые файлы из командной строки. Есть ли способ создать файл сценария .xst из инструментов командной строки? Я могу найти только упоминание о том, что это что-то, что GUI автоматически генерирует. Чтобы добавить...
334 просмотров
xilinx xilinx-ise
schedule 23.04.2022
Как я могу написать большой модуль VHDL и сохранить его читабельным?
Пытаюсь написать модуль управляющей логики для игрушечного процессора. Он циклически проходит через состояния выборки/декодирования/выполнения, читает и записывает различные биты памяти и устанавливает набор управляющих сигналов. Он довольно...
583 просмотров
vhdl xilinx-ise
schedule 23.08.2022
Verilog: Как задержать входной сигнал на один такт?
Я хотел бы задержать входной сигнал на один полный тактовый цикл. У меня есть приведенный ниже код, который в основном пытается изменить сигнал при установке часов. Однако испытательный стенд показывает, что это не всегда задержка на 1 цикл. В...
31198 просмотров
verilog clock system-verilog xilinx-ise
schedule 09.01.2023
Переназначение целочисленного сигнала VHDL не работает в соответствии с оператором `report`
У меня есть этот простой код VHDL aufg4.vhd : library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity aufg4 is Port ( clock : in std_logic ); end aufg4; architecture Behavioral of aufg4 is signal tut_counter : integer...
524 просмотров
vhdl xilinx-ise
schedule 16.05.2023
Примитивы для конкретных устройств Xilinx
Мне нужен список специфичных для устройства примитивов устройств Xilinx. Я знаю, что в ISE есть список шаблонов, а также руководства пользователя в формате PDF, но мне они нужны в виде списка файлов в папке, чтобы я мог их анализировать и извлекать...
453 просмотров
xilinx verilog vhdl xilinx-ise
schedule 05.10.2023
как получить оценку мощности с помощью xpower
Я работаю над классным проектом, используя Verilog. Мне пришлось создать схему, а затем рассчитать мощность, которую использует схема. Я пытался сделать это с помощью Xpower Analyzer. Я следую инструкциям по созданию файла vcd, компилирую и...
194 просмотров
fpga verilog xilinx-ise synopsys-vcs
schedule 15.11.2022