Вопросы по теме 'xilinx'

Как использовать OLED-дисплей для Avnet Virtex4?
У меня есть Avnet ADS-XLX-V4FX-EVL12-G (оценочная плата Virtex4) с OLED-дисплеем. Я использовал Xilinx EDK 10.1 с Xilinx Platform Studio 10.1, и мне удалось загрузить на плату базовое приложение (последовательная связь). Теперь я хотел бы...
460 просмотров
embedded xilinx fpga virtex
schedule 28.05.2024
Почему XST оптимизирует мои регистры и как мне это остановить?
У меня есть простая программа Verilog, которая увеличивает 32-битный счетчик, преобразует число в строку ASCII, используя $sformat, а затем отправляет строку на хост-компьютер по 1 байту за раз, используя FTDI FT245RL. К сожалению, Xilinx XST...
2512 просмотров
embedded xilinx fpga verilog
schedule 29.05.2022
Идеи для гибкого/универсального декодера в VHDL
Я хочу создать адресный декодер, который будет достаточно гибким, чтобы я мог использовать его при изменении количества битов селектора и декодированных выходных сигналов. Итак, вместо статического (фиксированного размера ввода/вывода) декодера,...
9798 просмотров
xilinx fpga vhdl
schedule 18.06.2022
Можно ли запрограммировать Microblaze без EDK на любой Xilinx FPGA?
Можно ли запрограммировать Microblaze без EDK на любом устройстве Xilinx FPGA? Разрабатываю под линукс. Есть ли рекомендуемые учебники/книги об этом? Есть ли стабильный клон с открытым исходным кодом?
3182 просмотров
embedded xilinx fpga microblaze
schedule 01.05.2023
Вопрос по генерации битового потока XST
У меня есть очень простой модуль VHDL, состоящий из нескольких строк кода. Дело в том, что когда я генерирую битовый поток, я получаю огромный битовый поток. Я думаю, причина этого в том, что XST добавляет много дополнительной информации, чтобы...
375 просмотров
xilinx vhdl
schedule 02.11.2022
Явно определить, как LUT и срезы используются в инструменте Xilinx XST?
Я пытаюсь реализовать очень специфическое поведение LUT и срезов, написанных на VHDL для Xilinx Virtex 5 FPGA, синтезированных с использованием инструментов XST. Я не знаю, смогу ли я добиться своего поведения, если инструменты выведут то, что я...
6349 просмотров
xilinx fpga vhdl
schedule 02.03.2023
Как измерить время модуля Verilog в Modelsim или Xilinx ISE Project Navigator
Я разработал 4-битный сумматор с опережением переноса, используя модули полусумматора. Затем я разработал еще один 4-битный сумматор Carry Look-Ahead, используя функциональное описание Verilog. Второй должен быть быстрее. Как я могу это проверить?...
455 просмотров
xilinx statistics verilog timing modelsim
schedule 28.09.2022
Схема проектирования для создания загрузочной флэш-памяти SPI (файл PROM) для Xilinx Spartan-6, содержащей файлы конфигурации и программное обеспечение Microblaze.
Я хотел бы знать правильную процедуру создания файла PROM (.MCS) для последовательной флэш-памяти SPI, который включает ОБА битовый поток конфигурации FPGA и программное обеспечение, которое будет использоваться процессором Microblaze. Это при...
9748 просмотров
xilinx spi fpga
schedule 27.06.2022
Настройка блока CORDIC ATAN в Simulink
Я использую блок CORDIC ATAN в Simulink. Я использую этот блок для вычисления разности фаз. вот часть модели, которую я использую: Я даю ввод a и b как 0, и я ожидал, что значение Phase_Signal также будет равно нулю. Но, видимо, это не...
1159 просмотров
xilinx fpga simulink
schedule 31.12.2022
Как получить максимальное число в Simulink?
Я строю модель, которая требует от меня найти максимум набора из 8 сигналов, а также найти индекс максимального значения. Как я могу построить такую ​​модель в Simulink (библиотека Xilinx)? Я предполагаю, что за блоком сравнения следует блок...
1160 просмотров
xilinx fpga simulink
schedule 14.07.2022
Время работы зависит от Microblaze после модификации кода
Когда я вношу некоторые изменения в свой код, работающий на Microblaze, я иногда вижу большое несоответствие во время выполнения кода, который следует тому же пути. Чтобы проиллюстрировать, что я действительно имею в виду под одним и тем же путем,...
233 просмотров
c xilinx microblaze
schedule 09.07.2023
Поиск абсолютного значения в данных Verilog, обозначенных системой C/Xilinx X
Я пытался найти абсолютное значение целого числа, которое назначено ядру Verilog, используя Xilinx SystemC, и я видел, что Verilog обрабатывает отрицательное число как положительное число. Я пробовал все типы данных: signed int , int , Xuint32 ....
7991 просмотров
c xilinx fpga verilog microblaze
schedule 02.02.2023
Как определить, сколько фрагментов использует дизайн
Я реализовал 16-битное ALU и регистровый файл в VHDL, используя Xilinx ISE. Меня спросили, сколько фрагментов использует мой дизайн, и я понятия не имею, как ответить на этот вопрос. Я не работаю с конкретным чипом и не моделирую его, я просто...
4595 просмотров
xilinx fpga vhdl
schedule 20.06.2023
Определите метод для записи в vhdl
Можно ли определить что-то вроде метода экземпляра в стиле ООП для записи в VHDL, которая будет распознана XST? Для типа записи прямоугольник : type rectangle is record x : integer; y : integer; width : integer;...
1075 просмотров
methods record xilinx vhdl
schedule 31.12.2022
Файл ограничений стартового набора Spartan 3
Я не уверен, что это правильный веб-сайт обмена стеками, на котором можно опубликовать это, но если это не так, переместите его на соответствующий сайт. Я столкнулся с небольшой проблемой при написании моего файла ограничений для стартового...
6275 просмотров
constraints xilinx spartan
schedule 12.08.2022
Xilinx RLOC не выполняет сопоставление
Я пытаюсь создать двухуровневый мультиплексор, который содержит два широких мультиплексора. Каждый широкий мультиплексор имеет 8 мультиплексоров 2-к-1, которые совместно используют одни и те же сигналы выбора. Поскольку я могу использовать RLOC для...
510 просмотров
xilinx fpga verilog
schedule 05.11.2022
VHDL: сигналы и порты, с какой стороны стрелки =›
очень простой вопрос: Как узнать, где порт/сигнал/значение должны быть размещены на какой стороне стрелок? Я заметил, что при переключении port_a => x на x <= port_a , что кажется очень равным, я получил ошибку. Кроме того, x =>...
8351 просмотров
xilinx fpga vhdl
schedule 07.11.2022
Параметр 3 не является постоянным при вызове системной задачи $fwrite
Я использую Xilinx ISE 10.1 для запуска кода Verilog. В коде я хочу записать значения регистров 3 регистров в файл cipher.txt. Ниже приведен фрагмент кода: if (clk_count==528) begin f1 = $fopen("cipher.txt", "w"); $fwrite(f1, "clk: %d",...
311 просмотров
cryptography xilinx verilog hardware
schedule 08.01.2023
Как сделать вывод из сводного отчета
Я закодировал архитектуру 80c51 на VHDL, используя xilinx. Пытаясь увеличить тактовую частоту, я конвейеризировал все инструкции 80c51. Инструкции удалось выполнить по желанию, например. когда обрабатывается 1-я инструкция, извлекается вторая...
1730 просмотров
xilinx vhdl
schedule 20.04.2023
Что означает соотношение сторон в памяти?
Кто-нибудь знает, что означает соотношение сторон в воспоминаниях? и чем отличается блочная и распределенная память в Xilinx FPGA? Спасибо
2046 просмотров
xilinx
schedule 10.09.2022