Публикации по теме 'vlsi'


Параллельное программирование в системе Verilog: Часть 2   —  Отключить вилку и дождаться вилки.
В моем предыдущем блоге я объяснил, как конструкции fork и join в System Verilog предлагают мощные инструменты для управления параллелизмом и параллелизмом в процессах проверки и проектирования. Давайте теперь углубимся в исследование двух фундаментальных конструкций System Verilog: «отключить разветвление». и «подожди вилку». Отключить вилку При выполнении fork join_any мы видим, что оператор после join_any выполняется после выполнения любого процесса внутри fork. А остальные операторы..
Машинное обучение показывает способ создания эффективных моделей нагрузки на провод (WLM)
Что такое WLM? Модели нагрузки проводов используются для прогнозирования сопротивления и емкости для раннего анализа и синтеза. Они являются неотъемлемой частью библиотек ASIC и состоят из сопротивления и емкости на разветвитель. Ниже показан образец WLM в популярном формате: wire_load("PRPT_sample") { resistance : 0.87; capacitance : 0.134; ... fanout_length(1,2000); fanout_length(2,2500); ... fanout_length(10,13000); } Почему машинное..

Вопросы по теме 'vlsi'

Создание сбоя часов в дизайне Verilog
Я разрабатываю чип, используя Verilog. У меня есть 3-битный счетчик. Я хочу, чтобы, когда счетчик находится в своем 8-м цикле, должен быть сбой часов , и после этого он работал нормально. Какими могут быть возможные способы вызвать сбой часов в...
2018 просмотров
verilog vlsi clock
schedule 18.09.2022
Как подписать-продлить номер в Verilog
Я работаю над простым расширителем знака в Verilog для процессора, который я создаю для компьютерной архитектуры. Вот что у меня есть до сих пор: [EDIT: слегка изменен оператор выбора] `timescale 1ns / 1ps module SignExtender( CLK, extend,...
72007 просмотров
verilog vlsi
schedule 23.01.2023
Processing - интерактивный графический редактор
Я участвую в разработке бесплатного учебного онлайн-инструмента, который могут использовать студенты инженерных факультетов СБИС. Я решил использовать Processing для разработки программы. Центральное место в приложении занимает возможность...
515 просмотров
java graphics vlsi processing
schedule 10.07.2023
СБИС: автоматизация регистров
Я ищу решение для автоматизации регистров для проектирования СБИС. т. е. какой-то стандартный способ описания регистров RTL в текстовом файле или XML, который можно преобразовать в Verilog, VHDL, Specman, System Verilog, заголовок C и документацию...
4166 просмотров
xml verilog vlsi ieee specman
schedule 22.07.2023
Код Verilog FIFO, написанный в разных стилях... один не работает, а другой не работает. Может кто-нибудь объяснить
Я написал код verilog для fifo, используя fillcount, чтобы проверить, является ли он полным или пустым. Есть 2 версии одного и того же кода. В одном из них у меня всегда есть отдельный блок всегда для чтения, записи, пустого/полного, fillcount и...
7746 просмотров
fifo verilog vlsi
schedule 02.07.2022
Умножение на суммирование степенных рядов с отрицательными членами
Как я могу вычислить множимое с плавающей запятой в Verilog? До сих пор я обычно использую сдвиг ‹‹ 1024 , тогда число с плавающей запятой становится целым. Затем я делаю некоторые операции, затем ›› 1024, чтобы снова получить дробь. Например,...
551 просмотров
fpga verilog vlsi vhdl
schedule 08.06.2023
Количество основных импликантов и EPI
Моя ТА решает эту проблему, число простых импликантов (PI) для f(a,b,c,d)= Sigma m(0,2,4,5,8,10,11,13,15) равно 7, а количество Essential PI (EPI) равно 1. как это будет рассчитываться? Я думаю, что это неправильно. Есть идеи? Мое...
4739 просмотров
vlsi digital-logic digital-design computer-architecture
schedule 28.06.2023
Нежелательная задержка на один такт vhdl
может кто-нибудь объяснить мне, почему у меня есть одна тактовая задержка в моей симуляции следующего и как я могу это исправить, ее не должно быть, потому что я немного пропустил на выходе.... entity outBit is port( clk1 : in STD_LOGIC;...
736 просмотров
fpga fifo vlsi vhdl
schedule 18.03.2022
Ассоциативный массив с подстановочным знаком в системе verilog
Можно ли перебирать ассоциативный массив с подстановочным знаком «*» с помощью цикла foreach ?
1123 просмотров
verilog vlsi system-verilog
schedule 05.05.2022
Счетчик VHDL, возвращающий 'X', неизвестное значение
Я пытаюсь создать 4-битный счетчик с конкретными компонентами, показанными ниже. Когда я имитирую, выход переключается между 0 и X (неизвестный сигнал). Я не уверен, что не так. моделирование, принципиальная схема и код показаны ниже. 4-битный...
1021 просмотров
binary counter vlsi vhdl digital-design
schedule 16.10.2022
ОШИБКА: «Проверка «xor_module_b» не найдена. Экземпляр 'x0_1' должен иметь видимую программу проверки.'?
Что это за ошибка «Проверка «xor_module_b» не найдена. Экземпляр 'x0_1' должен иметь видимую программу проверки.'? Я пишу код Verilog в поведенческой модели, используя создание экземпляра модуля. При компиляции получаю ошибку. Часть кода и ошибки...
2551 просмотров
verilog vlsi digital-logic register-transfer-level
schedule 28.09.2022
10:1024-битный декодер в Verilog
Я попытался реализовать 10:1024-битный декодер в Verilog с надлежащим тестовым стендом, используя поведенческое моделирование. Код показан ниже. module decoder(input [9:0]address,output reg [1023:0]add); reg [9:0]i; always@(address)...
1874 просмотров
decoder verilog vlsi
schedule 10.01.2024
Что делает общая память, когда они получают 2 запроса на запись от 2 ядер в многоядерном процессоре RISC V?
Я просто делаю проект «Разработка двухъядерного процессора на основе RISC-V ISA без конвейера, без частного или общего кэша, а 2 ядра совместно используют память данных». Я разработал одноядерный процессор RISC V, и он сработал. Я что-то не понимаю:...
144 просмотров
fpga verilog vlsi riscv digital-logic
schedule 21.03.2023
Регистр сдвига в Verilog
Я разработал регистр сдвига с последовательным параллельным выходом в качестве входного регистра для кодировщика. module ShiftRegister_SIPO(clk, in, out); input clk,in; output [3:0] out; reg [3:0] tmp; always @(posedge clk) begin tmp = {tmp[2:0],...
52 просмотров
verilog vlsi
schedule 15.04.2022