Вопросы по теме 'vivado'

Vivado разучился делать вывод типов?
У меня есть масса таких экземпляров сущностей: GPIO : entity L_PicoBlaze.pb_GPIO_Adapter generic map ( [...] ) port map ( Clock => CPU_Clock, -- Clock : in STD_LOGIC; Reset => '0', -- Reset : in STD_LOGIC;...
4165 просмотров
xilinx vivado vhdl synthesis
schedule 11.12.2022
Добавить библиотеку в Vivado 2014.4
Я новичок в Vivado и VHDL, и мне нужны некоторые рекомендации по фундаментальному вопросу. Я предполагаю, что я могу создавать свои собственные библиотеки и использовать их в своих проектах, как я делаю это со стандартными и фундаментальными....
6289 просмотров
vivado vhdl
schedule 01.11.2022
Vivado_hls 2014.4 Ubuntu 14.04 x64 vivado содержит ошибку
Я использую Vivado HLS 2014.4 (x64) на Ubuntu 14.04 x64. В Vivado HLS 2012 все работает. В Vivado HLS 2014.4 GUI и Synthesis работают, а компиляция testbench - нет. Я получаю тысячи таких ошибок: Building file:...
573 просмотров
c++ ubuntu linux vivado fpga
schedule 12.09.2023
Ошибка синтеза иерархических имен в vivado
Используя Vivado 2015.1, я пытаюсь использовать иерархическое имя для доступа к объекту в модуле верхнего уровня моего дизайна. Симуляция работает нормально, но я получаю следующую ошибку синтеза: [Synth 8-660] unable to resolve 'top'...
2730 просмотров
xilinx vivado fpga verilog system-verilog
schedule 30.03.2023
Могу ли я скомпилировать код C, который я пишу в Vivado HLS, с помощью компилятора gcc?
Я разрабатывал дизайн на основе C для кого-то, кто использует Vivado HLS 2015.1. В этом дизайне используются типы данных произвольной точности, включенные в "ap_cint.h". Я хотел знать, могу ли я скомпилировать этот код в стандартном компиляторе...
2603 просмотров
gcc c xilinx vivado vivado-hls
schedule 10.08.2022
Как открыть окно в Vivado с помощью скрипта Tcl?
Я хочу открыть файл .vhd и .vhi в окне для редактирования в Vivado из Tcl Console, но не могу найти для этого команду.
1219 просмотров
xilinx vivado tcl
schedule 16.06.2022
Создание LUT и инициализация с помощью .coe для ModelSim/QuestaSim
Фон Для этого LUT нужна ширина 32 и глубина 256. Итак, у меня есть LUT, созданный IP-ядром. Теперь я хочу сам создать его экземпляр, чтобы он работал в симуляторе (это также помогает мне самому узнать все параметры). Я делал это много раз для...
1038 просмотров
xilinx vivado lookup-tables ram vhdl
schedule 13.05.2023
не удалось выполнить promgen в vivado tcl
Я хочу сгенерировать бинарный файл .bin и подумал, что это возможно в Vivado 2014.3 IDE Кажется, что команды promgen не существует? Как я могу получить соответствующий двоичный файл для последующего использования в параллельной плате, он...
1098 просмотров
vivado fpga
schedule 25.07.2022
простое приложение axi lite slave
Я использую Vivado 2015.3 и плату Zybo и пытаюсь реализовать очень простой облегченный IP-адрес AXI, который получает символ от PS и отправляет обратно то же значение +1. Я только что переключился с planahead, на котором сгенерированные файлы VHDL...
8608 просмотров
vivado zynq vhdl
schedule 30.03.2023
Параметр передачи во время создания IP-ядра в vivado
Хотя это кажется невозможным из исследований: Передача параметра в ядро ​​xci Я разрабатываю собственное ядро, которое использует экземпляр Xilinx FIFO. Однако у верхнего модуля есть параметры, которые представлены в IP Packager, и должен...
959 просмотров
xilinx vivado verilog
schedule 15.04.2022
Как зашифровать файлы для Modelsim с помощью Vivado
Поставщик использует инструмент, который компилирует некоторый код в необработанный VHDL. Они не хотят, чтобы я видел необработанный код, а вместо этого хотят зашифровать выходные файлы. На данный момент они шифруют его в списки соединений EDIF с...
2024 просмотров
encryption vivado vhdl
schedule 09.07.2022
Как использовать verilog для мигания светодиодом
Я пытался сделать мигающий светодиод в Verilog, используя vivado. У меня есть FPGA 100 МГц. Мой код размещен ниже: module Blinky( input clk, input reset, output reg led ); reg [26:0] count; wire state; assign state = count[26]; always@...
1206 просмотров
vivado verilog
schedule 26.01.2024
контроль версий проекта vivado vhdl
Мне интересно, есть ли способ контроля версий в vivado для проекта VHDL . Один из способов - добавить номер версии к имени файла битового потока . Возможно ли это? Какие еще есть варианты, если это невозможно? заранее спасибо
1724 просмотров
vivado vhdl
schedule 23.08.2022
Возможна ли функция возврата массива в Vivado HLS?
Такая функция: int * getRandom( ) { static int r[10]; int i; /* set the seed */ srand( (unsigned)time( NULL ) ); for ( i = 0; i < 10; ++i) { r[i] = rand(); printf( "r[%d] = %d\n", i, r[i]); } return r; }...
1935 просмотров
c arrays vivado vivado-hls
schedule 04.09.2023
как каскадировать блокрамы в коде verilog, используя атрибуты xilinx?
Я пытаюсь реализовать большую оперативную память, используя блочные ОЗУ в моем коде VERILOG, который превысил предел глубины этого конкретного блочного ОЗУ в устройстве (мне нужен ОЗУ глубиной 4500, а максимальная глубина одного блочного ОЗУ...
467 просмотров
xilinx vivado verilog synthesis
schedule 01.02.2023
Vivado 2016.2 Simulator не поддерживает System Verilog $cast или $sformatf
Используя симулятор Vivado 2016.2, мне нужно преобразовать int в строку в System Verilog, но $cast и $sformatf не поддерживаются. Какие другие функции или методы доступны мне для успешного приведения типа int к строке?
517 просмотров
vivado verilog hdl system-verilog test-bench
schedule 22.04.2023
Модуль не определен при моделировании с использованием Modelsim
Итак, я обновился с Vivado 2015.4 до 2016.2. Я использую Vivado для компиляции файлов моделирования для зашифрованных IP-адресов. Когда я запускаю Modelsim 10.4, появляется новая ошибка: sources_1/ip/output_buffer/sim/output_buffer.v(289):...
4736 просмотров
vivado simulation verilog vhdl modelsim
schedule 01.01.2023
в чем основное различие между режимом проекта и режимом без проекта в vivado?
И когда синтез завершен, я получаю много файлов, таких как .fw, .mcs, .prm вместе с файлом .bit, и можем ли мы сбросить эти другие файлы, кроме файла .bit, в FPGA? Какой из них более выгоден: проектный или непроектный? Кодирование выполняется в...
2092 просмотров
xilinx vivado verilog synthesis
schedule 29.03.2023
Можем ли мы использовать тернарный оператор внутри всегда блока? Можно ли синтезировать оператор MOD(%)?
Я пытаюсь использовать тернарный оператор внутри всегда блока, можно ли его синтезировать. И можно ли синтезировать оператор MOD (%) в verilog? потому что, когда я моделирую код, результаты кажутся правильными, а при аппаратной реализации он ведет...
883 просмотров
vivado verilog hdl synthesis
schedule 25.05.2022
Потоковые интерфейсы AXI в системном генераторе Xilinx IP
У меня есть пример дизайна в системном генераторе для обработки изображений, который имеет одно входное изображение и одно выходное изображение. Я хотел бы отправлять данные через потоковый интерфейс AXI и экспортировать их как IP-ядро в...
3997 просмотров
image-processing vivado vivado-hls
schedule 10.12.2022