Я использую Verilator для включения алгоритма, написанного в SystemVerilog, в исполняемую утилиту, которая управляет потоками ввода-вывода. прошло через stdin и stdout . К сожалению, когда я использую функцию SystemVerilog $display() , вывод...

Мы реализуем процессор в Chisel, и у нас есть много очень сложных тестовых примеров. Для элементов, которые имеют много состояний, мы хотим генерировать длинные последовательности тестовых векторов на лету, а также вычислять правильный ответ на лету....

Я запускаю chisel test и хочу генерировать выходные данные с помощью верилятора. Я не смог точно найти причину ошибки, но думаю, что это связано с верилятором. Это часть кода, выполняющая тест. Он должен распечатать некоторые выходные данные и...

Это немного измененная версия примера HelloWorld.scala из https://github.com/freechipsproject/chisel3/wiki/Frequent-Asked-Questions // say hello package HelloWorld import...