Я пытаюсь сделать код VHDL для 4-битного универсального регистра сдвига, где я хочу загрузить 4 бита и выбрать операцию сдвига с помощью Ctrl. Я не знаю, как реализовать делитель тактовой частоты для запуска выходов на FPGA. Вот мой код:...

Я хочу построить 4-битный регистр сдвига, используя D FlipFlop , но я не понимаю эту схему. Этот код дан мне для сдвигового регистра ENTITY shift4 IS PORT ( D : IN STD_LOGIC_VECTOR(3 DOWNTO 0) ; Enable : IN STD_LOGIC; Sin : IN...

Я видел тот же вопрос здесь и пытался следовать например, но я столкнулся с ошибками при объявлении своих сигналов. В конкретных: #Error: COMP96_0015: Pipeline.vhd : (52, 44): ';' expected. Вот мой код: library IEEE; use...