Вопросы по теме 'riscv'

Zybo использует сборку fpga
Я хотел бы знать, сколько ресурсов платы Zybo fpga используется, если мы используем стандартную реализацию ядра Rocket (с FP). Если это уже 60%, то, вероятно, не имеет смысла начинать с Zybo board, если я планирую добавить какие-то инструкции.
383 просмотров
fpga riscv
schedule 07.01.2024
Несогласованный пик доступа к инструкциям pk hello
Я получаю исключение «Несогласованный доступ к инструкциям» при тестировании моей инструментальной цепочки RISC-V. Содержимое hello.c соответствует примеру, приведенному в файле README. Кто-нибудь сталкивался с этой проблемой? $ riscv-gcc -o...
385 просмотров
riscv
schedule 19.10.2022
Энергетическое моделирование чипа RISC-V
Могут ли симуляторы RISC-V оценить энергопотребление чипа Rocket? Например, есть ли способ создавать трассировки, которые можно передать в McPAT?
240 просмотров
riscv
schedule 06.07.2023
Конфигурация отсутствует при настройке цепочки инструментов
Я пытаюсь настроить цепочку инструментов RISC-V. Я следую инструкциям, указанным на сайте RISC V. шаги шаг 1: git submodule update --init --recursive step 2: export RISCV = / path / to / install / riscv / toolchain step 3: ./build.sh при...
269 просмотров
riscv
schedule 18.04.2023
2 вопроса о Risc-V-Privileged-Spec-v1.7
Стр. 16, Таблица 3.1: Базовое поле в mcpuid: RV32I RV32E RV64I RV128I What is "RV32E"? Есть ли расширение "E"? ECALL (стр. 30) ничего не говорит о поведении компьютера. В то время как mepc (стр. 28) и mbadaddr (стр. 29) утверждают,...
675 просмотров
riscv
schedule 04.07.2023
Какой адрес сброса у чипа Rocket?
По какому адресу запускается процессор RV64G при перезагрузке? В какой файл scala я должен заглянуть, чтобы понять / изменить адрес вектора сброса? Я попытался добавить простой оператор printf для TopIO в класс Top для мониторинга MemIO и...
1294 просмотров
riscv chisel
schedule 26.12.2022
Ошибка при создании riscv-tools (первый файл gcc newlib: genmddeps)
[Обновление 20150825: похоже, существует несоответствие компилятора и ассемблера при компиляции genmddeps.o; используется компилятор g++ , который является установленной версией Ubuntu 4.9.2-10ubuntu13 , но используемый ассемблер находится в...
1301 просмотров
build-error riscv
schedule 26.07.2023
Ошибка при запуске qemu-system-riscv с использованием root.bin и vmlinux
Я следую руководствам riscv.org по созданию цепочки инструментов. При эмуляции с использованием qemu с запущенной локальной встроенной корневой файловой системой (с busybox) и ядром Linux возникает следующая ошибка: Запуск Qemu с использованием...
239 просмотров
riscv
schedule 15.03.2023
Как загрузить Linux riscv-poky на ZedBoard?
Я хочу загрузить Linux из riscv-poky на ZedBoard. Я изменил MACHINE на riscv64 в conf/local.conf и создал образ через bitbake core-image-riscv . После этого я проверил, что linux успешно загружается на скачке через runspike riscv64 . Кстати,...
297 просмотров
riscv
schedule 16.12.2022
Ошибка сегментации при запуске двоичных файлов, скомпилированных с использованием riscv64-unknown-linux-gnu-gcc в spike
#include<stdio.h> int main() { int src = 5; int dst = 0; asm ("mv %0,%1":"=X"(dst):"r"(src)); asm("mv a0,a1"); printf(" %d\n", dst); return 0; } prashantravi @ ubuntu: ~ / rocket-chip $ riscv64-unknown-linux-gnu-gcc -o asm_test...
894 просмотров
riscv
schedule 24.04.2022
Пытался расширить регистры в ISA с повышенным риском (скачок), но возникла ошибка сегментации
Я попытался расширить существующий набор регистров в симуляторе spike isa, внося изменения в симулятор spike isa в следующие файлы, как показано на снимках экрана. после этого я внес изменения в riscv.h Я также увеличил длину...
448 просмотров
riscv
schedule 04.02.2023
Запуск dummy_rocc_test на плате zed
Тест dummy_rocc_test отлично работает на шипе с инструкцией custom0, но когда я помещаю его на плату zed и запускаю с ./fesvr-zynq pk dummy_rocc_test , он выдает ошибку о недопустимой инструкции. Я понимаю, что это связано с тем, что rocc io не...
319 просмотров
scala riscv chisel
schedule 20.11.2023
Производительность memcpy неверна
У нас есть приложение, копирующее объемные данные объемом 80 МБ из одной области памяти в другую с использованием существующего memcpy и немодифицированного компилятора RISCV. Мы могли видеть, что количество циклов составляет ~ 900, что кажется...
236 просмотров
riscv
schedule 26.03.2024
Реализация RISC-V под GPL?
Могу ли я выпустить реализацию RISC-V (написанную на VHDL или Verilog) под GPL-v3? Если да, то какой дополнительный «кредит» и т. Д. Я должен предоставить? В FAQ на сайте RISC-V говорится, что спецификация ISA лицензируется с лицензией BSD, но в...
731 просмотров
riscv
schedule 16.05.2023
Запуск программы на riscv / Linux (spike)
Я использую Linux на spike, как описано на странице http://riscv.org/download.html#tab_linux . С busybox у меня есть мощный инструмент для запуска нескольких полезных инструментов. Следующее, чего я пытаюсь достичь, - это запустить мою собственную...
576 просмотров
linux riscv
schedule 08.06.2022
Код HDL RISCV VERILOG
Я получаю следующую ошибку при компиляции RISCV VERILOG HDL на Xilinx ISE: В следующем коде в строке 296 в модуле vscale_pipeline написано «Неподдерживаемый вызов системной функции». 295: ifndef SYNTHESIS 296: PC_WB <= $random;
785 просмотров
verilog hdl riscv
schedule 27.11.2022
RISC-V и Спайк: несколько очень простых вопросов
Я хочу эмулировать различное многоядерное оборудование с помощью Risc V и Spike, но мне очень трудно найти документацию: например, я даже не знаю, где типичный процессор RISC-V начинает выполнение при сбросе, и, похоже, не могу найти эту информацию в...
921 просмотров
riscv
schedule 29.04.2024
Java на RISC-V ISA
После долгих поисков я не нашел JVM, работающего на RISC-V ISA. Это кажется критически важным для принятия. Трудно представить продажу RISC-V-сервера, планшета или даже смарт-телевизора без работающей реализации Java. Это похоже на то, что...
1372 просмотров
java open-source riscv
schedule 08.12.2023
Как собрать ядро ​​Zscale? (РИСК-В, ракета-чип)
Я имею в виду следующую ссылку: https://github.com/ucb-bar/zscale/issues/1 , что означает, что zscale может быть построен из генератора ракетных чипов только с другим вариантом сборки. make CONFIG=ZscaleConfig MODEL=ZscaleTop verilog" instead....
1422 просмотров
scala riscv chisel
schedule 14.02.2023
RISCV и Spike: добавьте что-нибудь и прочтите значение
Я хочу написать простую программу RISCV на ассемблере, а затем протестировать ее. Программа должна просто загрузить значение в регистр и добавить к нему значение: .file "hello.c" .text .align 2 .globl main .type main,...
991 просмотров
gcc add assembly riscv spike
schedule 29.09.2023