Я заметил, что Verilog округляет результаты моих действительных чисел до целых чисел. Например, когда я смотрю на симулятор, он показывает результат 17/2 как 9. Что мне делать? Есть ли способ определить что-то вроде: output real reg [11:0]...

Существует ли общая функция преобразования для преобразования объекта целочисленного типа в реальный тип в VHDL? Это для тестового стенда, поэтому возможность синтеза не является проблемой.

Учитывая проблему, которая закодирована с использованием Z3-реалов, какая из статистики, которую производит Z3 /smt2 /st , может быть полезной, чтобы судить, есть ли у движка Reals "проблемы/много работы"? В моем случае у меня есть две в основном...