Вопросы по теме 'questasim'

Синтаксис для перебора нижнего измерения многомерного ассоциативного массива в ограничении
class ns_data_struct; rand bit [63:0] ns_size = 64'h0000_0000_0000_0800; endclass : ns_data_struct class conf; ns_data_struct ns_data[]; function new(); ns_data = new[5]; foreach (ns_data[i]) ns_data[i] = new(); endfunction...
1930 просмотров
system-verilog questasim
schedule 28.10.2023
Почему моделирование HDL (из исходного кода) должно иметь доступ к API симулятора?
Это вопрос, вдохновленный этой парой вопросов и ответов: вызывать команды questa sim из тестового стенда SystemVerilog Вопросы задают вопрос, как код Verilog может управлять исполняющим симулятором (QuestaSim). Я видел похожие вопросы и подходы...
403 просмотров
simulation verilog vhdl questasim
schedule 03.11.2022
Как написать make-файл, в котором скомпилированные объектные файлы находятся в другом каталоге с другим именем?
Итак, я пытаюсь написать Makefile для использования с файлами QuestaSim и systemverilog. Если вы не знаете, что это такое (а большинство людей не знают), не волнуйтесь, это не имеет отношения к моей проблеме. У меня есть директор проекта,...
3701 просмотров
makefile system-verilog questasim
schedule 14.02.2023
Как передать тип массива в качестве параметра универсального типа в пакет VHDL?
Я работаю над общим пакетом (списком) в VHDL-2008. Этот пакет имеет универсальный тип для типа элемента. Если я объявлю тип массива этого типа элемента в пакете, это будет новый тип. Так, например. integer, мой новый integer_array будет...
1301 просмотров
package generics vhdl modelsim questasim
schedule 13.10.2022
Можно ли полностью скомпилировать модуль, а затем отдельно создать его экземпляр на тестовом стенде?
Можно ли сделать полностью скомпилированную и автономную версию модуля RTL, например снимок в терминах Cadence, а затем создать экземпляр этого скомпилированного модуля в тестовом стенде? В конечном счете, выполняется еще один шаг компиляции для...
216 просмотров
verilog cadence system-verilog questasim synopsys-vcs
schedule 29.03.2023
Внешние имена VHDL-2008: ссылка на сеть Verilog?
Можно ли использовать иерархические ссылки / внешние имена VHDL-2008 для ссылки на сети Verilog? Questa Sim (10.6c) останавливает симуляцию со следующим сообщением об ошибке: vsim-8509: класс объекта «SIGNAL» в «dut_i.my_net» отличается от класса...
472 просмотров
verilog vhdl questasim
schedule 30.05.2022
Оценка операторов присваивания SystemVerilog в моделировании RTL
Я пытаюсь понять, почему покрытие операторов двумя операторами присваивания SystemVerilog может отличаться друг от друга, если выражение условия одинаково для обоих операторов. Учтите следующее: Как показано, выражение условия одинаково для...
50 просмотров
code-coverage verilog system-verilog register-transfer-level questasim
schedule 12.09.2023
элемент не найден для индекса ассоциативного массива в ограничении systemverilog
Я пытаюсь рандомизировать содержимое ассоциативного массива и столкнулся с ошибкой: элемент не найден для индекса ассоциативного массива в ограничении Как мне инициализировать эти индексы, а затем рандомизировать их значения? module top; class...
34 просмотров
system-verilog uvm questasim
schedule 08.04.2023