Вопросы по теме 'quartus'

Загрузка файла .txt в FPGA с помощью Quartus II?
Итак, я новичок в FPGA, и в настоящее время я использую плату Altera DE-1 и программное обеспечение Quartus II вместе с ним для аппаратного проекта. Итак, вот мой вопрос, у меня есть файл .txt с данными двоичного изображения 0 и 1, как лучше всего...
2439 просмотров
fpga verilog intel-fpga quartus
schedule 30.08.2022
Компиляция *.vhdl в библиотеку с помощью Altera Quartus II
Я пытаюсь использовать «Пакет с плавающей запятой и фиксированной точкой» как часть моего дизайна фильтра в VHDL. Я использую Altera Quartus II в качестве среды разработки. Я скачал пакет файлов с веб-сайта: http://www.vhdl.org/fphdl/ , теперь...
4744 просмотров
floating-point vhdl intel-fpga fixed-point quartus
schedule 30.05.2022
Ошибка при симуляции в реальном времени Quartus II
Я изучаю, как использовать симуляцию времени на Quartus II, чтобы увидеть реальные задержки в цепи, и произошла ошибка. Эта ошибка говорит о том, что я не соблюдаю время удержания триггера. В логическом моделировании схема работает. Внизу вы можете...
1282 просмотров
time simulation verilog digital-logic quartus
schedule 29.06.2023
Файл флэш-памяти Quartus Programmer II TCL *.pof
Есть ли сценарий для загрузки файла *.pof с использованием сценариев TCL через Quartus Programmer на моем FPGA? Предпочтительно из командной строки, потому что я хочу интегрировать его в свое собственное программное обеспечение.
3330 просмотров
fpga tcl quartus
schedule 19.06.2023
Ошибка (10818): не удается вывести регистр для at, поскольку он не хранит свое значение за границей тактового сигнала.
Я пытаюсь проверить четыре кнопки. Когда один из них нажат, мне нужно проверить, горит ли соответствующий светодиод. Итак, я сделал код, где процесс проверяет, какая кнопка была нажата, и сравнивает значения со значением светодиода (горит или нет)....
3009 просмотров
vhdl quartus
schedule 12.08.2022
Как отлаживать плату Cyclone II FPGA в Quartus II
Я пишу программу на Verilog и у меня есть некоторые переменные, значения которых я хотел бы видеть, когда программа работает на моей плате Cyclone II, но я не могу понять, где находится консоль (если она есть.. .). Есть какой-либо способ сделать...
2179 просмотров
debugging verilog quartus
schedule 13.09.2023
Моделирование времени выполнения в modelsim
Я пытаюсь смоделировать очень простой файл .vo, результат компиляции quartus, я прикрепил свой код, файл .v и файл вывода .vo quartus. Для симуляции моделей используется sim-altera. После попытки запустить симуляцию на экране появилась следующая...
1669 просмотров
quartus modelsim
schedule 18.09.2022
Код для добавления двух 4-битных целых чисел с помощью verilog не работает. Что не так?
У меня есть код, который складывает два 4-битных числа; к сожалению, это работает не для всех случаев, хотя формулы действительно просты, и я не нахожу проблемы ... module part2(SW, LEDG, LEDR); input [17:0] SW; output [17:0] LEDR;...
1030 просмотров
xilinx verilog hdl intel-fpga quartus
schedule 19.03.2022
VHDL: проблемы с объединением сущностей (компонентов)
Мне еще раз! Я написал что-то СУПЕР простое, чтобы продемонстрировать, как объединяются сущности. Однако мне трудно понять, почему вывод объединенных сущностей никогда не принимает никакого значения (кроме U). Вот код (он очень простой, обещаю!)...
856 просмотров
vhdl quartus
schedule 16.11.2022
16-битный сумматор, использующий 2-битный сумматор в качестве компонента
Я пытаюсь создать 16-битный сумматор, используя 2-битные сумматоры в качестве компонентов (которые сами используют 1-битный сумматор в качестве компонента). Однако мой код не компилируется в Quartus II. Может кто-то мне помочь, пожалуйста? Большое...
5478 просмотров
vhdl quartus
schedule 22.10.2022
Системная ошибка Verilog, GPIO_0 не является функцией
у меня такой модуль module DE1_SoC (CLOCK_50, HEX0, HEX1, HEX2, HEX3, SW, GPIO, KEY); input CLOCK_50; // 50MHz clock. output reg [6:0] HEX0; output reg [6:0] HEX1; output reg [6:0] HEX2; output reg [6:0] HEX3; inout [35:0]...
1329 просмотров
verilog quartus system-verilog
schedule 13.02.2024
Рассчитать fmax конструкции Altera
После того, как я закончил компиляцию дизайна на Quartus, я получил несколько результатов для fmax, как показано ниже. Я хочу знать, что это значит? и Как я могу рассчитать fmax всего дизайна? Мой дизайн представляет собой реализацию для...
702 просмотров
state-machine fpga vhdl intel-fpga quartus
schedule 01.12.2022
Как инициализировать сигнал с помощью файла .mif
Например, у меня есть поведенческое определение ПЗУ: ENTITY rom_4x4_behavioral IS PORT (address : IN NATURAL RANGE 0 TO 7; q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END entity; ARCHITECTURE rom_4x4_behavioral_arch OF...
888 просмотров
initialization vhdl quartus
schedule 19.05.2023
Регистрация переменных в Verilog с помощью Quartus и FPGA
Интересно, как происходит процесс, когда мы используем переменную reg в verilog. Мы знаем, что в Quartus, используя любую FPGA, мы можем объявлять и обрабатывать множество регистров. Кроме того, мы знаем, что последние процессоры i7 (64-битные)...
781 просмотров
cpu fpga verilog cpu-registers quartus
schedule 23.03.2022
Как использовать числа с плавающей запятой с мегаволшебником quartus ALTMULT_ACCUM(MAC)?
Я использую упомянутый ниже модуль и тестовый стенд для использования мегаволшебника MAC в quartus, может ли кто-нибудь сказать мне, как я могу использовать числа с плавающей запятой для того же мегаволшебника? Испытательный стенд `timescale...
119 просмотров
verilog quartus
schedule 13.07.2023
Как создать синтезируемую задержку?
я получил код, как показано ниже, с clk = #10 ~clk always@ (posedge clk)begin for (g=0;g<8;g=g+1) begin ws = 1; #20 ws = 0; #20; end так есть ли другой способ сделать задержку 20 синтезируемой в приведенном выше...
574 просмотров
verilog quartus
schedule 01.12.2023
Как просмотреть содержимое мегафункциональной оперативной памяти от Quartus после симуляции
У меня есть мегафункция ОЗУ с одним портом, которая инициализируется файлом MIF. Я хочу просмотреть содержимое оперативной памяти после симуляции Modelsim. Есть какой-либо способ сделать это?
274 просмотров
verilog quartus
schedule 05.06.2022
VHDL Почему состояние S0 активно, хотя этого быть не должно?
У меня возникли проблемы с этим фрагментом кода. Кажется, что состояние S0 всегда активно, даже когда оно не должно быть. Похоже, что выход этого состояния инвертирован (активен, когда он должен быть отключен). Любые идеи? Распечатка симуляции...
74 просмотров
fpga digital-logic vhdl intel-fpga quartus
schedule 30.09.2022
Ввод тестового стенда 10500 Синтаксическая ошибка
Я попытался создать простой тестовый стенд hello world для вентиля AND с двумя входами в Quartus. Я постоянно сталкиваюсь со следующей ошибкой: Ошибка (10500): синтаксическая ошибка VHDL в Scott_2InputAndGate_Test.vhd(19) рядом с текстом...
236 просмотров
vhdl quartus
schedule 15.12.2022
Непредвиденная ошибка Verilog '=', ожидается идентификатор или type_identifier
Сейчас я строю тестовый стенд и не знаю, как мне соединить несколько модулей, которые я построил ранее. Вот модули, которые я использовал, все они были проверены и работают должным образом. counter11bit_abc ctr2(ctr_enable, ctr_clr, clk_out,...
6345 просмотров
verilog procedural quartus
schedule 22.10.2022