Вопросы по теме 'iverilog'

Код Verilog компилируется без ошибок, но без вывода
module encoder (op, in, clock, reset); //$display("We are in initial procedural block"); input [15:0] in; input clock, reset; output [3:0] op; wire [15:0] in; wire clock, reset; reg [3:0] op;...
1316 просмотров
verilog iverilog
schedule 18.05.2024
4-битный реверсивный счетчик Verilog, разработанный с использованием Т-триггеров, запускаемых отрицательным фронтом.
Я очень новичок в Verilog HDL, и мне нужно закодировать этот 4-битный счетчик вверх-вниз. С помощью некоторого чтения счетчиков вверх-вниз и t-триггеров я уже сделал следующий код: module up_down_4bitcounter ( out, up_down, clk, data, reset );...
2512 просмотров
verilog iverilog flip-flop icarus
schedule 23.12.2022
Объявление функции Verilog в заголовочном файле
Когда я пытаюсь скомпилировать тестовую среду, которая включает файл заголовка, содержащий объявление функции, Icarus Verilog (стабильная версия 10.0) прерывает работу со следующей ошибкой: mpeg.vh:133: error: function declarations must be...
2679 просмотров
xilinx verilog iverilog system-verilog
schedule 02.06.2022
Как вызывать задачи из отдельного модуля в Verilog?
Я новичок в Verilog и был бы очень признателен, если бы кто-нибудь помог мне с этим. У меня есть задача, написанная в отдельном файле - "task.v": module task_create(); task assign_inp; reg a,b,c,d; //details endtask endmodule У...
3922 просмотров
task verilog iverilog
schedule 01.12.2022
Код Verilog для сдвига и добавления множителя
Доброго времени суток, ребята, я создал множитель Shift - And - Add. Я не понимаю, почему мой результат неправильный и всегда на уровне 85. Это что-то с тестовым стендом? Кстати, работает. new1.v `define M ACC[0] module mult4X4 (Clk, St,...
4853 просмотров
verilog iverilog
schedule 26.05.2022
Как получить синтезируемую задержку в Verilog
Я сделал код контроля ошибок в Verilog, в котором я получил декодированные данные с некоторой задержкой в ​​18000 нс. Мне нужно сравнить декодированные данные с исходными данными, но мои исходные данные начинаются примерно со 100 нс, поэтому как...
1610 просмотров
verilog iverilog
schedule 08.12.2022
Verilog: === Оператор не работает
У меня есть провод: wire module3Output; В конце концов, я тестирую двоичный файл на проводе, используя: initial begin if (module3Output === 1) #1 $display("PASS: module3Output=%b", module3Output);...
103 просмотров
testing verilog iverilog
schedule 09.03.2023
Альтернативные сигналы для тестового стенда без ручного ввода всех значений времени в iverilog
Я пишу испытательный стенд, в котором я хочу, чтобы сигналы повышались и понижались по определенной схеме (что-то вроде этого): В настоящее время я вручную набираю то, что хочу каждый время быть таким: module TestExample; reg a, b, c;...
103 просмотров
verilog iverilog
schedule 12.08.2022
Могу ли я назначить 2 состояния за пределами доступных битов 4 переменной состояния?
Должно ли это производить x или 0 и, следовательно, результат должен быть полностью x или 0? Акк. для LRM, если мы получаем доступ к 2 переменным состояния за пределами границ, тогда она должна быть 0. Правильно ли присваивать 0 r2. module top;...
531 просмотров
iverilog system-verilog
schedule 16.02.2023
ошибки iverilog, вероятно, вызванные неправильными типами переменных
Я новичок в программировании на Verilog и работаю над реализацией 8-битного беззнакового компаратора величин, используя 2 4-битных компаратора. Я считаю, что мой код реализован правильно, однако я получаю ошибки, которые, как я полагаю, связаны с...
71 просмотров
verilog iverilog
schedule 10.05.2024
Почему iverilog жалуется на эту ширину выражения / порта?
У меня появляется сбивающая с толку ошибка Verilog, когда я пытаюсь создать 5-битный мультиплексор 2x1 с использованием СТРУКТУРНОГО кода, и я не могу найти никакой информации о том, почему мой код будет отображаться неправильно. Ошибка: error:...
379 просмотров
verilog iverilog
schedule 27.06.2023
Ошибка утверждения утверждения Ошибка при попытке скомпилировать файлы SV с помощью Icarus
Я попытался скомпилировать модуль дизайна mux.sv с его тестовой программой, используя Icarus, но получаю следующую ошибку vvp: array.cc:906: void compile_var2_array(char*, char*, int, int, int, int, bool): Assertion `0' failed. Aborted (core dumped)...
233 просмотров
verilog iverilog system-verilog icarus
schedule 10.12.2022
Тест косимуляции myhdl не пройден
Я пытаюсь загрузить myhld на ubuntu, а также установить cosimulation. myhdl был установлен нормально, но после установки cosimulation я не могу правильно запустить тестовый пример, предоставленный в пакете загрузки. при запуске сделанного теста...
240 просмотров
iverilog myhdl
schedule 09.10.2022
Разница между 1 и 1'b1 в Verilog
В чем разница между просто указанием 1 и предоставлением 1'b1 в коде verilog?
4602 просмотров
embedded verilog iverilog system-verilog
schedule 16.07.2023
ошибка: Включение неизвестной задачи: Что это значит в iverilog?
Я погуглил ошибку, но ничего полезного не нашел. Верилог код: `timescale 1us/1ns module ShadyModule; reg [3:0] num1,num2; reg [4:0] res; `include "ShadyTask.v" initial begin num1 = 5; num2 = 10; $monitor ("num1= %d,...
428 просмотров
verilog iverilog
schedule 24.07.2023
Как я могу назначить аргументы модуля в Verilog?
У меня есть модуль Verilog с очень длинным списком необходимых входов и выходов. module...
83 просмотров
verilog hdl iverilog
schedule 27.11.2023
Проблема со сбросом счетчика Johson Verilog
Мне нужно построить испытательный стенд и разработать дизайн для n-битного счетчика Джонсона, но у меня проблема со сбросом схемы. Начальное состояние должно быть 000, но я получаю xxx. Это происходит для всех значений n. В этом случае я тестирую с...
33 просмотров
logic verilog iverilog
schedule 03.04.2023
большая проблема с 8-битным ALU, программа не остановится, и мне просто нужно убедиться, что спецификации достигнуты в verilog
У меня большая проблема с 8-битным ALU. Начнем с того, что код не перестанет работать. во-вторых, была дана таблица спецификаций, и я считаю, что некоторые из них отсутствуют вот характеристики: Входные данные спецификации: A (8 бит), B (8 бит)...
39 просмотров
verilog iverilog 8-bit alu test-bench
schedule 09.08.2022