Вопросы по теме 'intel-fpga'

Сложная последовательная логика с плавающей запятой в Verilog
Я пытаюсь написать синтезируемый трехмерный растеризатор в Verilog / SystemVerilog. В настоящий момент растеризатор на самом деле не является трехмерным растеризатором: он просто получает шесть 32-битных чисел с плавающей запятой для положения...
986 просмотров
floating-point verilog intel-fpga
schedule 05.09.2022
Не удается вывести регистр для at, поскольку он не хранит свое значение за границей тактового сигнала.
Это, должно быть, самая распространенная проблема среди людей, плохо знакомых с VHDL, но я не вижу, что я здесь делаю неправильно! Кажется, это соответствует всем идиомам, которые я встречал при разработке правильного конечного автомата. Я...
11926 просмотров
fpga vhdl intel-fpga
schedule 13.07.2022
Сдвиг вправо и сдвиг влево (SLL/SRL)
Итак, я разрабатываю ALU для архитектуры MIPS и пытаюсь сделать сдвиг влево и сдвиг вправо, чтобы ALU мог сдвигать любое количество битов. Идея у меня была в том, чтобы преобразовать значение сдвига в целое число и выбрать часть записи, которая...
4482 просмотров
fpga vhdl intel-fpga
schedule 09.05.2023
Тестирование интерфейса PCI на FPGA
Мой босс дал код для тестирования PCI Express на плате Altera. Код состоит из нескольких файлов кода c, содержащих такие инструкции, как чтение Bios, установка некоторых регистров, запись в буферы и т. д. Моя работа в настоящее время состоит в том,...
669 просмотров
fpga hdl intel-fpga pci-e
schedule 26.03.2023
Активный последовательный порт Cyclone II FPGA с использованием usb-бластера
Я автоматизирую программирование и диагностику нескольких печатных плат с помощью микросхем Cyclone II FPGA. В идеале я хотел бы запрограммировать чипы, используя свою собственную программу, но я мог бы согласиться на сценарий командной строки....
1986 просмотров
fpga usb intel-fpga
schedule 25.07.2023
ModelSim — имитация нажатия кнопок
Я хочу использовать четыре кнопки в качестве входов и три семисегментных светодиодных дисплея в качестве выходов. Две кнопки должны перемещаться вверх и вниз по шестнадцати ячейкам ОЗУ; два других должны увеличивать и уменьшать содержимое текущей...
1183 просмотров
simulation fpga vhdl intel-fpga modelsim
schedule 07.11.2022
Дата и время компиляции в FPGA
Могу ли я использовать в VHDL что-то похожее на C-Sourcecode-Macros __DATE__ и __TIME__ , чтобы сделать время компиляции доступным в FPGA в качестве своего рода метки времени версии? Как >>>новичок‹‹‹ в VHDL, я хочу изменить следующий...
6203 просмотров
fpga vhdl intel-fpga nios
schedule 15.05.2023
Загрузка файла .txt в FPGA с помощью Quartus II?
Итак, я новичок в FPGA, и в настоящее время я использую плату Altera DE-1 и программное обеспечение Quartus II вместе с ним для аппаратного проекта. Итак, вот мой вопрос, у меня есть файл .txt с данными двоичного изображения 0 и 1, как лучше всего...
2439 просмотров
fpga verilog intel-fpga quartus
schedule 30.08.2022
4-битный сумматор с использованием карт портов
Итак, я пытаюсь сделать 4-битный сумматор и столкнулся с ошибкой, которую не могу понять. Ошибка (10430): ошибка объявления основного блока VHDL в adder1.vhd(3): основной блок «Adder1Vhd» уже существует в библиотеке «work» У меня есть проект под...
7676 просмотров
fpga vhdl intel-fpga
schedule 19.09.2022
Компиляция *.vhdl в библиотеку с помощью Altera Quartus II
Я пытаюсь использовать «Пакет с плавающей запятой и фиксированной точкой» как часть моего дизайна фильтра в VHDL. Я использую Altera Quartus II в качестве среды разработки. Я скачал пакет файлов с веб-сайта: http://www.vhdl.org/fphdl/ , теперь...
4744 просмотров
floating-point vhdl intel-fpga fixed-point quartus
schedule 30.05.2022
Моделирование файла VHDL на Quartus 13
В последние дни опция «Запустить функциональное моделирование» (в части формы волны) в Altera Quartus 13 здесь (я использую в Ubuntu 11.10) работала нормально, но со вчерашнего дня она внезапно не работает. Когда я нажимаю на опцию, открывается...
419 просмотров
simulation fpga vhdl intel-fpga
schedule 30.04.2022
Ошибка VHDL Ошибка (10822): не удалось реализовать регистры для назначения
Я пытаюсь реализовать триггер JK с асинхронной предустановкой и очисткой, с логикой положительного фронта на часах. Я получаю следующую ошибку от Altera Quartus II: Ошибка (10822): ошибка HDL в JK_FF_PE_D1.vhd(52): не удалось реализовать...
3555 просмотров
vhdl intel-fpga
schedule 12.07.2022
Код Vhdl не будет работать, как в моделировании
Я написал код, который представляет собой Ram. Это хорошо работает в симуляции, но когда я попробую это на моей плате Altera DE-0, это не сработает должным образом. Я использую 8 переключателей как «data_i», 1 переключатель как «New_data», 8...
203 просмотров
simulation vhdl intel-fpga
schedule 16.02.2023
VHDL RAM 256x8 бит
Мне нужно написать VHDL-код для ОЗУ 256x8 бит. Я буду использовать двунаправленные шины для управления чтением и записью, но я решил, что могу сделать это с помощью файла схемы. Мне нужно создать RAM-память как компонент, но я немного борюсь, так...
1908 просмотров
ram vhdl intel-fpga
schedule 04.09.2022
Делитель часов VHDL работает на плате, но не работает в моделировании
В настоящее время я пытаюсь использовать VHDL для разработки контроллера светофора, который я программирую на Altera EPM240T100C5 с пользовательской платой расширения для отображения светофоров. Поскольку самая медленная настройка часов на плате все...
253 просмотров
divider clock simulate vhdl intel-fpga
schedule 17.10.2022
Как добавить значение std_logic_vector в индекс в VHDL?
Я пишу гибкий MUX, у него есть общий, который определяет количество линий выбора, а также количество входов и выходов в систему. Если, например, размер = 3; Система будет иметь 8 входов, 64 выхода и 3 линии выбора. Это создает MUX размером 2 ^, и...
834 просмотров
vhdl intel-fpga
schedule 17.02.2023
VHDL Требуется, чтобы вывод оставался высоким в течение (ровно) одной секунды, а затем автоматически переключался на низкий уровень. запускается вручную (не синхронизировано)
Итак ... мне нужно, чтобы выходной контакт оставался высоким в течение секунды и переключался обратно на низкий уровень. Он запускается вручную, когда пользователь нажимает кнопку, изменяя состояние в FSM с гораздо более быстрыми часами. entity...
647 просмотров
state-machine vhdl intel-fpga
schedule 21.12.2022
Эффективное использование ALM (модулей адаптивной логики)?
У меня есть дизайн Verilog, который компилируется в ~15K LE на Cyclone IV (EP4CE22F17C6N). Когда я компилирую тот же самый код на Cyclone V (5CEFA2F23C8N), требуется ~8500 ALM. Основываясь на собственном эквиваленте LE Altera для конкретного Cyclone...
1610 просмотров
fpga intel-fpga
schedule 16.10.2022
каково решение ошибки в сценарии TCl?
Недавно я загрузил Modelsim 10.1 с сайта altera.com и получил сообщение «Ошибка в сценарии TCL». Я не могу начать новый проект Verilog. Вот ошибка Trace back: can't read "Project(SaveCompileReport)": no such element in array while executing...
5952 просмотров
verilog tcl intel-fpga modelsim
schedule 04.07.2023
Ошибка C to Fpga с LCD под платой Altera DE2-70
Я попытался отобразить ASCII на ЖК-дисплее, я использую плату DE2-70 и Handel-C, используя библиотеку функций Altera DE2. Это код, который я компилирую: set clock = external "N2"; #include "DE2.hch" void main(void) { DE2_LCD_LINE line; line =...
347 просмотров
intel-fpga hardware-interface systemc
schedule 30.01.2023