Публикации по теме 'hdl'


Параллельное программирование в системе Verilog: Часть 2   —  Отключить вилку и дождаться вилки.
В моем предыдущем блоге я объяснил, как конструкции fork и join в System Verilog предлагают мощные инструменты для управления параллелизмом и параллелизмом в процессах проверки и проектирования. Давайте теперь углубимся в исследование двух фундаментальных конструкций System Verilog: «отключить разветвление». и «подожди вилку». Отключить вилку При выполнении fork join_any мы видим, что оператор после join_any выполняется после выполнения любого процесса внутри fork. А остальные операторы..

Вопросы по теме 'hdl'

С чего мне начать с HDL?
Я разработчик встраиваемых систем-самоучка. В основном я использую AVR, запрограммированные на C и ASM, но я пробовал и другие системы. Я планирую перейти на более сложные устройства, такие как CPLD и FPGA, но понятия не имею, с чего начать. Итак,...
988 просмотров
embedded verilog hdl vhdl
schedule 10.08.2022
В Specman, почему моя метка макроса для тела кода возвращает мусор?
Подобно этому сообщению http://feedproxy.google.com/~r/cadence/community/blogs/fv/~3/IvdCIla8_Es/extending-multiple-when-subtypes-simultaneous.aspx Я хочу сделать макрос, который разворачивает цикл, чтобы обойти некоторые проблемы при...
309 просмотров
hdl specman
schedule 20.04.2023
Подразумевает ли сигнал задержку δ в VHDL?
Здравствуйте, мне было интересно, как объявление сигнала действительно работает в VHDL. Означает ли это задержку, поскольку это внутренний сигнал? Имеют ли сигналы внутреннюю память? пример: Architecture SD_BEH of SD is signal C: std_logic;...
196 просмотров
signals hdl vhdl
schedule 07.07.2023
Расчеты с действительными числами, Verilog HDL
Я заметил, что Verilog округляет результаты моих действительных чисел до целых чисел. Например, когда я смотрю на симулятор, он показывает результат 17/2 как 9. Что мне делать? Есть ли способ определить что-то вроде: output real reg [11:0]...
9150 просмотров
numbers verilog hdl real-datatype
schedule 22.05.2022
Тестирование интерфейса PCI на FPGA
Мой босс дал код для тестирования PCI Express на плате Altera. Код состоит из нескольких файлов кода c, содержащих такие инструкции, как чтение Bios, установка некоторых регистров, запись в буферы и т. д. Моя работа в настоящее время состоит в том,...
669 просмотров
fpga hdl intel-fpga pci-e
schedule 26.03.2023
Счетчик сигналов или переменных внутри оператора генерации
У меня проблема с оператором генерации. Я создаю конвейерную архитектуру, основная проблема в том, что мне нужен еще один счетчик или переменная, кроме индекса for: architecture behav of blockPipelineCordic is constant total: integer :=...
5365 просмотров
hdl vhdl
schedule 02.06.2023
Пытаюсь собрать ПК (счетчик) для книги nand2tetris, но у меня проблемы с логикой
Вот мой код: CHIP PC { IN in[16],load,inc,reset; OUT out[16]; PARTS: Inc16(in = regout, out = incout); Mux16(a = regout, b = incout, sel = inc, out = incdecision); Mux16(a = incdecision, b = false, sel = reset, out =...
2865 просмотров
assembly hdl nand2tetris
schedule 07.04.2023
Matlab для генерации кода VHDL. Функция rand не поддерживается при преобразовании с плавающей запятой в фиксированную точку.
Я пытаюсь преобразовать файлы Matlab в код vhdl. Для этого я использую кодировщик hdl. Во время процесса генерации кода hdl я получаю сообщение об ошибке на шаге 3: «генерировать код с фиксированной точкой». ' не поддерживается при преобразовании с...
523 просмотров
matlab hdl vhdl
schedule 08.05.2023
Простой пример Verilog для светодиодного переключателя?
Я пытаюсь создать StateMachine для простой кнопки переключения светодиодов с 1 горячим кодированием. Особенно я пытаюсь понять блокирующие и неблокирующие назначения на своем примере. Считаете ли вы, что следующее можно было бы сделать лучше или...
5897 просмотров
verilog hdl
schedule 21.09.2022
Цикл ВДХЛ с переменной вне процесса (как быть)
Как я могу избежать переменной в этом цикле (вне процесса)? variable var1 : std_logic_vector (ADRESS_WIDTH-1 downto 0) := (others => '0'); for i in 0 to ADRESS_WIDTH-2 loop var1 := var1 + '1'; with r_addr...
4234 просмотров
fpga hdl vhdl
schedule 02.08.2023
какая разница в объявлении позиции переменной в xilinx?
Я начинаю писать Verilog через xilinx. Я узнал, что объявления портов должны быть такими, как показано ниже module mealy( nReset, clk, in, out ); input nReset; input clk; input in; output out; endmodule Когда я...
1106 просмотров
xilinx verilog hdl
schedule 02.05.2023
создание кодировщика с приоритетом от 16 до 4 бит с помощью кодировщика с приоритетом от 4 до 2 бит
Я хочу сделать кодировщик с приоритетом от 16 до 4 бит, просто используя кодировщик с приоритетом от 4 до 2? Я использую код Verilog, я использовал шесть кодировщиков 4 на 2. сначала я использовал 4 энкодера, а после этого я поставил их выход на...
2221 просмотров
verilog hdl
schedule 08.10.2022
Verilog disable Заявление не работает, но $ finish работает, но не синтезируется?
Я хочу разработать счетчик, который считает до некоторого числа, скажем до 3, для этого я пишу код, который хорошо работает с "$ finish" , но не с "disable" . Я хочу использовать этот счетчик для синтеза, поэтому я должен использовать оператор...
865 просмотров
xilinx verilog hdl system-verilog
schedule 04.10.2022
Компилятор Chisel очень медленный
Я работаю над матричным суммированием. Компилятору требуется 4+ часа, чтобы сгенерировать 1+ миллион строк кода. Каждая строка "назначить..." Я не знаю, то ли это неэффективность компилятора, то ли мой стиль кодирования плохой. Если бы кто-то мог...
476 просмотров
scala matrix hdl chisel
schedule 02.10.2022
Было бы неплохо иметь Vec [Mem] в Chisel
Было бы неплохо Vec [Mem] для, скажем, наборно-ассоциативных кешей. К сожалению, Chisel не поддерживает конструкцию Vec [Mem]: val tag_ram2 = Vec.fill(num_ways) {Mem(new TagType(), num_sets , seqRead = true )} Верно: inferred type...
784 просмотров
scala hdl digital-logic hardware chisel
schedule 22.11.2022
Использование оператора case и if-else одновременно?
Я пытаюсь написать Verilog HDL поведенческое описание машины, указанной на диаграмме состояний ниже. Я использую операторы if-else внутри оператора case , и это дает мне синтаксические ошибки в отношении этих строк. Вы видите, в чем...
28953 просмотров
verilog hdl
schedule 15.05.2023
Противоречие в IEEE 1800-2009 LRM по шкале времени
IEEE 1800-2009 Systemverilog LRM сообщает на стр. 21. Жирные части кажутся противоречивыми. Что он? Если единица времени не указана в определении модуля, программы, пакета или интерфейса, то единица времени должна определяться с...
475 просмотров
hdl system-verilog
schedule 20.04.2023
Верилог возможная защелка
Я кодер VHDL и не много кодировал с Verilog. Я просматриваю чужой код и наткнулся на это: always@(posedge asix_clk_bufg or negedge pll_asix_locked) begin if (~pll_asix_locked) asix_rst <= 0; else if (timer[5]) // 355us between...
293 просмотров
verilog hdl
schedule 09.12.2023
последовательная против комбинаторной логики (Verilog и VHDL)
Верно ли, что следующие коды Code-1 и Code-2 эквивалентны в Verilog: Код 1 always@(posedge Clock or B or C) begin if (B) A <= 0; else if (C) A <= 1; end Код 2 always@(posedge Clock or B or C) begin if...
2303 просмотров
verilog hdl vhdl
schedule 01.08.2022
Ошибка версии файла Modelsim .WLF
Я использую Modelsim ALTERA STARTER EDITION 10.1d и импортирую файл сигнала, но получаю следующую ошибку. Версия файла WLF — 132. Modelsim 10.1d может считывать файл WLF до версии 121 включительно. Я попытался импортировать тот же файл в...
973 просмотров
simulation hdl modelsim
schedule 05.11.2022