Вопросы по теме 'flip-flop'
минимальное количество d-триггеров, необходимое для первых семи чисел Фибоначчи
Столкнулся с проблемой при подготовке к тесту.
Какое минимальное количество d триггеров требуется (вместе) с комбинационной логикой для разработки схемы счетчика, которая выводит первые семь чисел Фибоначчи, а затем выполняет цикл?
A) 3
B) 4...
1905 просмотров
schedule
03.11.2022
шлепанцы, основная концепция с защелкой
я надеюсь, что кто-то может мне помочь с этим. Я не понимаю полезности триггеров, смысла сохранения состояния. Если мы хотим сохранить предыдущее состояние, почему бы нам просто не сохранить входные данные такими, какие они есть. В общем, почему не...
1434 просмотров
schedule
06.03.2023
Что означает недопустимая ссылка на сетевую ошибку?
Я написал этот код для T Flipflop. Выход переключается на каждом 11-м клике. Программа выдает мне эту ошибку:
Недопустимая ссылка на сеть "clkDivider"
Что означает эта ошибка? Что вызывает это?
Вот код:
module...
27324 просмотров
schedule
24.04.2023
Ошибка создания экземпляра Verilog
У меня возникла проблема с простым вызовом модуля для триггера JK. Наш проект состоит в том, чтобы создать конечный автомат, и моя логика верна, но я получаю сообщение об ошибке «Ошибка создания экземпляра модуля VHDL: невозможно подключить порты...
2288 просмотров
schedule
10.12.2022
Программирование счетчика пульсаций на C с JK-триггерами
Я решил попробовать программировать триггеры на C. У меня была попытка сделать триггер D и JK (пока без предустановленных и чистых секций).
Я проверяю, могу ли я, каскадируя их, заставить их производить простой 4-битный счетчик пульсаций. После...
3808 просмотров
schedule
24.03.2023
Моделирование Verilog DFF Создание x для вывода
Это должна быть самая простая проблема, которую нужно решить, но по какой-то причине я просто не могу понять это. В настоящее время я изучаю Verilog и в качестве упражнения разрабатываю очень простые модули и тестовые стенды для этих модулей. Одним...
1011 просмотров
schedule
22.11.2022
2-битный счетчик с использованием JK-триггера в Verilog
Я пишу код Verilog для 2-битного счетчика, используя JK Flip Flop, который считает 0-3 и возвращается к 0. Я использую Xilinx EDA. Однако я продолжаю получать одну ошибку, и я не знаю, что это значит? Номера строк здесь не отображаются, но ошибка...
13074 просмотров
schedule
16.03.2023
Verilog создает несколько регистров
Я написал 8-битный регистровый модуль следующим образом:
module ff_8 #(
parameter q0=0
)(
input clk,
input rst_n,
input enable,
input [7:0] d,
output reg[7:0] q,
);
always @ (posedge clk)
if (!rst_n) begin
q <=...
1462 просмотров
schedule
13.05.2023
Можно ли таким образом включить D-триггер?
Вот D-триггер с входом CLOCK ENABLE. нажмите здесь, я новичок, пока не могу публиковать изображения , извините
Это заставляет меня задуматься. Почему бы просто И не заблокировать входы CLOCK и CLOCK ENABLE и не вывести это на вход...
79 просмотров
schedule
23.05.2022
Я изо всех сил пытаюсь написать таблицу истинности для этой диаграммы состояний для триггеров jk.
Мне нужна помощь в понимании приведенной выше диаграммы состояний.
394 просмотров
schedule
03.08.2023
почему при моделировании выход JK flip flop красный?
Я публикую код для JK Flip flop на языке VHDL. код правильный в соответствии со схемой триггера JK. но я получил вывод в виде красной линии. Может ли кто-нибудь сказать мне, в чем проблема только с шлепками JK.
Программа: JK Flip Flop...
1169 просмотров
schedule
19.03.2023
4-битный сдвиговый регистр с триггером
Я хочу построить 4-битный регистр сдвига, используя D FlipFlop , но я не понимаю эту схему.
Этот код дан мне для сдвигового регистра
ENTITY shift4 IS
PORT ( D : IN STD_LOGIC_VECTOR(3 DOWNTO 0) ;
Enable : IN STD_LOGIC;
Sin : IN...
4493 просмотров
schedule
04.01.2023
4-битный реверсивный счетчик Verilog, разработанный с использованием Т-триггеров, запускаемых отрицательным фронтом.
Я очень новичок в Verilog HDL, и мне нужно закодировать этот 4-битный счетчик вверх-вниз. С помощью некоторого чтения счетчиков вверх-вниз и t-триггеров я уже сделал следующий код:
module up_down_4bitcounter (
out,
up_down,
clk,
data,
reset
);...
2512 просмотров
schedule
23.12.2022
DFF в Verilog с задержкой
Я пытаюсь реализовать проект nand2tetris в Verilog, и я врезаюсь в стену, используя icarus verilog . В книге они реализуют DFF так, q(t) = d(t-1) . Выход в текущий момент - это вход в предыдущем posedge clk . Вот это DFF , которое я понял....
1823 просмотров
schedule
01.04.2023
3-битный счетчик VHDL: сообщение об ошибке 3363, 1408
Я хочу реализовать 3-битный счетчик в VHDL, схема которого показана на рисунке.
http://i.stack.imgur.com/OoD7F.jpg
Когда я реализую код, я получил следующие сообщения об ошибках:
--Фактическое значение, связанное с формальным режимом OUT....
326 просмотров
schedule
21.08.2022
Verilog: T-триггер с использованием модели потока данных
Я пытаюсь смоделировать работу т-триггера.
`timescale 1ns / 1ps
module t_flipflop(
input t,
input clk,
input clear,
output q,
output qbar
);
wire sbar, rbar;
assign sbar= ~(t & clk & qbar & clear);
assign rbar= ~(t & clk...
4649 просмотров
schedule
07.02.2023
4-битный синхронный двойной счетчик вниз jk триггер
В последнее время я пытаюсь изучить цифровой дизайн и Verilog HDL. В настоящее время я работаю над шлепанцами. Я пытался построить 4-битный синхронный двойной обратный отсчет (счетчик вниз) с триггером jk.
Например: 1111 - 1101 - 1011 - 1001 - .....
428 просмотров
schedule
20.01.2023
Испытательный стенд флип-флоп показывает неверные значения
Мне нужно реализовать тестовую среду для модуля с 4 триггерами, которые находятся в интерфейсе design.sv. Модули foo1, foo2 и bar2 работают правильно (вы можете увидеть это при запуске, ожидаемые значения такие же, как выходные значения), за...
76 просмотров
schedule
04.04.2022
Как сделать 4-битный кольцевой счетчик с 4 триггерами?
У меня есть этот 4-битный кольцевой счетчик, который я пытаюсь сделать, и я чувствую, что я так близок, но я не могу понять, как сделать так, чтобы один ввод зависел от вывода предыдущего состояния. Вот что у меня есть:
`default_nettype none
//...
120 просмотров
schedule
04.05.2022
