VHDL: определение / сообщение битовой ширины / длины целого числа (по сравнению с std_logic_vector)?

Я предполагаю, что здесь 'компилятор' ('синтезатор') автоматически сделает вывод, что ему требуется 3 бита длины хранения, поскольку это целое число находится в диапазоне от 0 до 5.

Согласно спецификации это должно быть, но это не обязательно. Из IEEE 1076.6-2004:

1.3 Терминология

Слово должен указывает на обязательные требования, которые должны строго соблюдаться, чтобы соответствовать стандарту, и отклонения от которых не допускаются (должно быть равно требуется). Слово следует используется для обозначения того, что определенный образ действий является предпочтительным, но не обязательно обязательным;

8.3.1.2 Целочисленные типы

Рекомендуется, чтобы инструмент синтеза преобразовывал сигнал или переменную, имеющую указание целочисленного подтипа, в соответствующий вектор битов. Если диапазон не содержит отрицательных значений, элемент должен иметь двоичное представление без знака. Если диапазон содержит одно или несколько отрицательных значений, элемент должен иметь реализацию с дополнением до двух. Вектор должен иметь наименьшую ширину, соответствующую этим представлениям.

Инструмент синтеза должен поддерживать целочисленные типы и положительные, отрицательные и неограниченные (универсальные) целые числа, границы которых лежат в диапазоне от –2 147 483 648 до +2 147 483 647 включительно (диапазон, который успешно отображает 32-битные числа с дополнением до двух).

Пример: «Целочисленный диапазон от 9 до 10» должен быть синтезирован с использованием эквивалентной длины вектора в 4 бита, как если бы он был определен с указанием подтипа «Целочисленный диапазон от 0 до 15».

Я могу с уверенностью сказать, что по крайней мере один инструмент синтеза не использует range таким образом, поскольку мне пришлось отлаживать несоответствия формальной проверки.

Для ПЛИС Xilinx отчет по синтезу XST покажет, какие элементы памяти имеют неиспользуемые биты, но не простые провода.

В принципе, представление целого числа VHDL не определено.

На практике обычно можно предположить, что инструмент синтеза будет использовать представление с дополнением до 2 с учетом ограничения диапазона. Следовательно, связь между ограничением диапазона и реализованной шириной в битах очевидна, даже несмотря на то, что сообщение о ширине битов изнутри VHDL - нет.

можно ли как-то распечатать эту битовую ширину / длину / размер в ОТЧЕТЕ?

Основы математики:

Разрядность = ceil (log2 (my_integer + 1))

Но VHDL требует немного больше усилий ...

Встроенный код:

use ieee.math_real.all;
...
report "Bit width of myInteger is " & integer'image(integer(ceil(log2(real(myInteger) + real(1)))));

Как функция:

use ieee.math_real.all;
...
-- Returns the bit width of i as a positive integer.
function BitWidth(constant i: in positive) return positive is
begin
    return positive(ceil(log2(real(i) + real(1))));  -- Add one to prevent errors when i = 2**n
end function;

-- Overload for returning the string representation of the bit width of i.
function BitWidth(constant i: in positive) return string is
    variable bit_width: positive := BitWidth(i);
begin
    return positive'image(bit_width);
end function;

signal myInteger: positive := 8;
...
report "Bit width of myInteger is " & BitWidth(myInteger);

Вы можете поместить эти функции в пакет вспомогательных функций.

Это можно решить следующим образом:

Сначала объявите новый (под) тип, представляющий диапазон, который должен использоваться для myInteger. (Затем объявите myInteger как сигнал этого типа, а не непосредственно целочисленного диапазона).

Затем объявите фиктивный тип массива, используя объявленный диапазон в качестве диапазона индекса, а затем используйте 'length из that:

subtype myInteger_range is natural range 0 to 5;
signal myInteger : myInteger_range;
type myInteger_dummy_array is array (myInteger_range) of boolean; -- or whatever
report integer'image(myInteger_dummy_array'length); --> "6"

Вы всегда можете использовать:

report ("Разрядность myInteger равна" & integer'image (myInteger'left - myInteger'Right));