Я работаю над классным проектом, используя Verilog. Мне пришлось создать схему, а затем рассчитать мощность, которую использует схема. Я пытался сделать это с помощью Xpower Analyzer. Я следую инструкциям по созданию файла vcd, компилирую и синтезирую код с помощью Xilinx ISE 14.7. Все идет хорошо, пока не появится результат. Я получил 0 энергопотребления от часов. Я пытаюсь ограничить часы, и это дает мне только приращение динамической мощности от 0 до 0,009, но не удачу в часах. Кроме того, я пробовал Xpower на своем персональном компьютере и в компьютерной лаборатории своего университета, так что я не думаю, что это программная ошибка. Кроме того, я пробовал разные конструкции, такие как простой алюминий, регистр и т. д. Тем не менее, я все еще получаю тот же результат мощности.
Дополнительная информация:
- Testbench работает хорошо и делает то, что я хочу
- Я объявляю часы следующим образом: module toptrafficlight( clock,rst,output );
- Элемент списка: я ограничил часы до 20 нс
- Фаза синхронизации = 0. После синтеза (не знаю, что это значит)
- Предупреждения от:
- HDLCompiler: 413 - Строка 86: результат 5-битного выражения усекается, чтобы соответствовать 4-битной цели.
- PhysDesignRules:372 - Часы с закрытым входом. Тактовая сеть main_gated_clk создается комбинаторным выводом. Это не является хорошей практикой проектирования. Используйте вывод CE для управления загрузкой данных в триггер.
Результат Power от Xpower Analyzer
Мои вопросы?
- это способ настроить часы? что я думаю может быть причиной проблемы
- Нужно ли что-то еще делать, кроме как получить VCD-файл и синтезировать код?
- любые другие идеи, примеры или учебник?
