Я хочу эмулировать различное многоядерное оборудование с помощью Risc V и Spike, но мне очень трудно найти документацию: например, я даже не знаю, где типичный процессор RISC-V начинает выполнение при сбросе, и, похоже, не могу найти эту информацию в документация ISA.
Есть ли ответ посмотреть на источники Спайка? Или есть еще какой-то набор документации, который я пропустил?
То, о чем вы спрашиваете, не является частью ISA пользовательского уровня, а скорее Спецификацией платформы.
К сожалению, такого руководства пока нет.
Лучше всего, особенно с учетом того, что спецификации платформы и привилегированного уровня все еще находятся в стадии быстрой разработки, - это посмотреть на исходный код Spike, поскольку это «Золотая модель».
Чтобы ответить на ваш вопрос о загрузочном ПК, просто посмотрите, что делает Спайк:
spike -d hello.riscv
Что касается загрузочного ПК после сброса, согласно сообщению, указанному ниже, это от 0x200.
Как я могу скомпилировать код C, чтобы получить" голый "каркас минимальной программы сборки RISC-V?
