Вопросы по теме 'vhdl'

С чего мне начать с HDL?
Я разработчик встраиваемых систем-самоучка. В основном я использую AVR, запрограммированные на C и ASM, но я пробовал и другие системы. Я планирую перейти на более сложные устройства, такие как CPLD и FPGA, но понятия не имею, с чего начать. Итак,...
988 просмотров
embedded verilog hdl vhdl
schedule 10.08.2022
Почему я не могу увеличить этот `std_logic_vector`
Что тут происходит? Почему я получаю «несоответствие типа аргумента оператора» и что я могу сделать, чтобы это исправить? -- -- 32-bit counter with enable and async reset -- architecture synthesis1 of counter_32bit is signal nextvalue :...
103373 просмотров
vhdl
schedule 12.05.2022
вычислить результаты и мультиплексировать или нет
Здесь используется псевдокод. Есть ли плюсы и минусы у этих стилей: Скажем, у вас есть alu, который может добавлять, и, или и xor. Лучше ли иметь код, который постоянно вычисляет возможные ответы, а затем выбирать ответ на основе кода операции (в...
314 просмотров
optimization verilog vhdl
schedule 10.11.2022
Начало работы над уже существующим проектом
Так что это скорее общий вопрос. Я, кажется, продолжаю обнаруживать, что меня поручают все более и более крупным проектам. Недавно мне поручили очень большой проект, написанный на C и VHDL. Моя цель — ознакомиться с кодом и в конечном итоге...
139 просмотров
c vhdl projects
schedule 25.05.2024
Лучшие способы реализации операции по модулю (вопрос алгоритма)
Недавно я пытался реализовать модульный показатель степени. Я пишу код на VHDL, но мне нужен совет более алгоритмического характера. Основным компонентом модульного экспонентатора является модульный множитель, который я также должен реализовать сам....
32452 просмотров
algorithm vhdl modulo
schedule 02.03.2023
VHDL, используя арифметику и переменные в downto?
Быстрый вопрос VHDL, у меня нет доступа к Xilinx в данный момент из-за неработающего ноутбука, поэтому я не могу это проверить. Мне было интересно, можно ли использовать переменные и арифметику в операторах «вниз», например: proc: process (x)...
1409 просмотров
vhdl
schedule 05.08.2022
включить библиотеку с плавающей запятой в vhdl
У меня есть pex_pkg.vhd, и я хочу использовать эту библиотеку для создания сумматора с плавающей запятой, но altera max+plus II дает мне ошибку, не удается открыть «PEX_lib», как включить эту библиотеку в max+plus?
838 просмотров
vhdl
schedule 18.03.2023
Генерация чистой синусоидальной волны на выходе из ПЛИС с использованием кода VHDL
Мы знаем, что выход FPGA является цифровым, но можем ли мы сгенерировать чисто аналоговую синусоидальную волну, используя код VHDL. также я могу указать частоту синусоидальной волны.
13120 просмотров
fpga vhdl
schedule 03.01.2024
Идеи для гибкого/универсального декодера в VHDL
Я хочу создать адресный декодер, который будет достаточно гибким, чтобы я мог использовать его при изменении количества битов селектора и декодированных выходных сигналов. Итак, вместо статического (фиксированного размера ввода/вывода) декодера,...
9798 просмотров
xilinx fpga vhdl
schedule 18.06.2022
Есть ли у кого-нибудь количественные данные об использовании VHDL и Verilog?
VHDL и Verilog служат той же цели, но большинство инженеров предпочитают один из обоих языков. Я хочу выяснить, кто предпочитает какой язык. Существуют десятки мифов и расхожих мнений о разделении Verilog и VHDL. (ASIC/FPGA, Европа/США,...
6168 просмотров
comparison verilog vhdl
schedule 18.12.2022
VHDL: как преобразовать число с плавающей запятой в целое число
Я хочу передать число с плавающей запятой в целое число. В основном у меня есть число с плавающей запятой от 1 до 0 с тремя десятичными знаками, и я хочу передать его целому числу, как если бы я умножил его на 1000. Я подозреваю, что должен быть...
15533 просмотров
floating-point integer vhdl
schedule 21.03.2024
Вопрос по генерации битового потока XST
У меня есть очень простой модуль VHDL, состоящий из нескольких строк кода. Дело в том, что когда я генерирую битовый поток, я получаю огромный битовый поток. Я думаю, причина этого в том, что XST добавляет много дополнительной информации, чтобы...
375 просмотров
xilinx vhdl
schedule 02.11.2022
Явно определить, как LUT и срезы используются в инструменте Xilinx XST?
Я пытаюсь реализовать очень специфическое поведение LUT и срезов, написанных на VHDL для Xilinx Virtex 5 FPGA, синтезированных с использованием инструментов XST. Я не знаю, смогу ли я добиться своего поведения, если инструменты выведут то, что я...
6349 просмотров
xilinx fpga vhdl
schedule 02.03.2023
VHDL: определение / сообщение битовой ширины / длины целого числа (по сравнению с std_logic_vector)?
Скажем, мне нужен сигнал для представления чисел от 0 до 5; очевидно, для этого требуется 3 бита std_logic ( т.е. если MAXVAL = 5, то битовая ширина = { wcalc "floor(logtwo($MAXVAL))+1" } ). Я знаю, что могу: SIGNAL myLogicVector :...
23340 просмотров
logic width integer vhdl synthesis
schedule 15.03.2023
Используются ли замены символов VHDL в реальной жизни?
VHDL допускает следующие замены, предположительно потому, что некоторые компьютеры могут не поддерживать вертикальную черту (или символ вертикальной черты) (|) или решетку (или знак фунта / знак числа) (#): case A|B можно записать как case A!B...
673 просмотров
vhdl
schedule 22.04.2024
Беззнаковая логика, вектор и сложение - Как?
Я создаю счетчик программ, который должен использовать только числа без знака. У меня есть 2 STD_LOGIC_VECTOR и пара STD_LOGIC. Есть ли что-нибудь, что мне нужно сделать, чтобы они использовали только неподписанные? На данный момент у меня есть...
37823 просмотров
vhdl
schedule 18.06.2022
Не удается вывести регистр для at, поскольку он не хранит свое значение за границей тактового сигнала.
Это, должно быть, самая распространенная проблема среди людей, плохо знакомых с VHDL, но я не вижу, что я здесь делаю неправильно! Кажется, это соответствует всем идиомам, которые я встречал при разработке правильного конечного автомата. Я...
11926 просмотров
fpga vhdl intel-fpga
schedule 13.07.2022
Сущность и архитектура VHDL
С помощью Ada я могу разделить свои модульные блоки на спецификацию и тело с файлами .ads и .adb. Можно ли разделить объект VHDL и архитектуру? Если да, то существует ли соглашение об именах или рекомендуемый стиль для этого? И можно ли...
8568 просмотров
vhdl
schedule 04.06.2022
Когда мне следует использовать std_logic_vector, а когда - другие типы данных?
Я новичок в VHDL, и мне сложно понять, какие типы данных и где подходят. Если я правильно понимаю, для синтеза все порты сущностей верхнего уровня должны быть объявлены либо std_logic_vector, либо std_logic, и никогда какой-либо другой тип. Но...
15097 просмотров
signed port integer vhdl unsigned
schedule 27.03.2022
VHDL: возможно ли определить общий тип с записями?
Я пытаюсь определить сложный тип (т. е. тип, состоящий как из реальной, так и из мнимой частей) и пытаюсь найти способ сделать его универсальным. This my current static code: type complex_vector is record Re : signed(15 downto 0); Im :...
7473 просмотров
types definition vhdl records
schedule 08.01.2023