Публикации по теме 'verilog'


Комбинационная и последовательная логика (verilog)
Чтобы изучить логическую схему, вам нужно знать два вида схем. Это комбинационная схема и последовательная схема. Комбинационная логическая схема Комбинационная логическая схема означает, что выход схемы зависит только от «Токового входа». Предыдущий вход не может изменить текущий выход. Это означает, что в этой схеме нет блока памяти. Последовательная логическая схема Последовательная логическая схема означает, что выход схемы зависит не только от текущего входа, но и от..
JuxtaPiton: ожидается поддержка x86!
JuxtaPiton + x86 = Google Summer of Code 2019 В этой серии сообщений, продолжающих статью JuxtaPiton: с некоторыми достоинствами x86 !, я буду описывать работу, проделанную для расширения гетерогенной исследовательской платформы ISA от JuxtaPiton с помощью ядра ao486 с открытым исходным кодом. В этой итерации JuxtaPiton мы пытаемся дополнить инфраструктуру ядром ao486 с открытым исходным кодом, которое совместимо с i486 , обеспечивая поддержку x86 ISA, связанную с SPARC..
Высокоскоростная демодуляция IQ в FPGA — Обработка ультразвукового эха (некоторые концепции)
Я создаю оборудование для системы ультразвуковой визуализации с нуля. Обзор системы и процесс ультразвуковой визуализации будут объяснены в следующем посте. Здесь я объясню часть потока, где аналого-цифровые преобразованные эхо-сигналы попадают в FPGA (типичный эхо-сигнал выглядит так, как показано ниже). Спектр амплитуд ДПФ сигналов выглядит следующим образом: (в данном случае сигнал базовой полосы находится в диапазоне 4–6 МГц) Этот сигнал в точности похож на сигнал с..

Вопросы по теме 'verilog'

Передача иерархии в модуль Verilog
У меня есть модуль «наблюдателя», который в настоящее время использует глобальные иерархии внутри него. Мне нужно создать второй экземпляр этого со второй глобальной иерархией. В настоящее время: module watcher; wire sig = `HIER.sig; wire bar...
13791 просмотров
verilog
schedule 10.06.2022
С чего мне начать с HDL?
Я разработчик встраиваемых систем-самоучка. В основном я использую AVR, запрограммированные на C и ASM, но я пробовал и другие системы. Я планирую перейти на более сложные устройства, такие как CPLD и FPGA, но понятия не имею, с чего начать. Итак,...
988 просмотров
embedded verilog hdl vhdl
schedule 10.08.2022
Почему XST оптимизирует мои регистры и как мне это остановить?
У меня есть простая программа Verilog, которая увеличивает 32-битный счетчик, преобразует число в строку ASCII, используя $sformat, а затем отправляет строку на хост-компьютер по 1 байту за раз, используя FTDI FT245RL. К сожалению, Xilinx XST...
2512 просмотров
embedded xilinx fpga verilog
schedule 29.05.2022
вычислить результаты и мультиплексировать или нет
Здесь используется псевдокод. Есть ли плюсы и минусы у этих стилей: Скажем, у вас есть alu, который может добавлять, и, или и xor. Лучше ли иметь код, который постоянно вычисляет возможные ответы, а затем выбирать ответ на основе кода операции (в...
314 просмотров
optimization verilog vhdl
schedule 10.11.2022
Как «присвоить» значение выходному регистру в Verilog?
(вставьте здесь действительно простой отказ от ответственности) В частности, у меня есть следующее объявление: output reg icache_ram_rw И в каком-то месте кода мне нужно поставить нулевое значение в этом рег. Вот что я пробовал и...
77901 просмотров
verilog
schedule 25.10.2022
Ресурсы для изучения Verilog
Я новичок в Verilog. Может ли кто-нибудь предложить учебный ресурс, книгу, видео, блог или что-нибудь, что у него было хорошее личное и помогло им изучить это быстрее? Если это поможет, у меня есть опыт программирования на нескольких языках...
7856 просмотров
fpga microcontroller verilog
schedule 18.12.2022
Создание сбоя часов в дизайне Verilog
Я разрабатываю чип, используя Verilog. У меня есть 3-битный счетчик. Я хочу, чтобы, когда счетчик находится в своем 8-м цикле, должен быть сбой часов , и после этого он работал нормально. Какими могут быть возможные способы вызвать сбой часов в...
2018 просмотров
verilog vlsi clock
schedule 18.09.2022
Использование регулярных выражений для сопоставления портов Verilog
У меня очень длинная карта портов, где я хочу заменить кучу SignalName[i], с .SignalName(SignalName[i]), Я думаю, что могу легко сделать это с помощью регулярных выражений, но я не могу понять, как это сделать. Любые идеи?
2189 просмотров
regex verilog
schedule 11.04.2023
вывод не обновляется до следующего такта
У меня есть модуль кода ниже always @(posedge Clk) begin ForwardA = 0; ForwardB = 0; //EX Hazard if (EXMEMRegWrite == 1) begin if (EXMEMrd != 0) if (EXMEMrd == IDEXrs) ForwardA = 2'b10; if (EXMEMrd == IDEXrt && IDEXTest...
3156 просмотров
verilog
schedule 29.10.2022
сравнение двоичных чисел
Если у меня есть 32-битное число с дополнением до двух, и я хочу знать, как проще всего узнать, что два числа равны... какой будет самый быстрый побитовый оператор, чтобы узнать это? Я знаю, что xor'ирую оба числа и проверяю, хорошо ли работает...
6610 просмотров
algorithm verilog bit-manipulation
schedule 27.08.2022
Сложная последовательная логика с плавающей запятой в Verilog
Я пытаюсь написать синтезируемый трехмерный растеризатор в Verilog / SystemVerilog. В настоящий момент растеризатор на самом деле не является трехмерным растеризатором: он просто получает шесть 32-битных чисел с плавающей запятой для положения...
986 просмотров
floating-point verilog intel-fpga
schedule 05.09.2022
Обработка параметризации в пакетах SystemVerilog
SystemVerilog добавил пакеты для предоставления пространств имен для общих частей кода (функций, типов, констант и т. Д.). Но поскольку пакеты не создаются, их нельзя параметризовать, поэтому работа с параметризованными членами проблематична. На...
16549 просмотров
verilog system-verilog
schedule 01.06.2024
Как мне реализовать синтезируемый DPLL в Verilog?
Есть ли какой-нибудь прямой способ реализовать полностью цифровую фазовую синхронизацию в синтезируемом Verilog? Все (включая ГУН) должно быть синтезировано. Сигналы, которые я хочу заблокировать, составляют ~ 0,1-1% от системной тактовой частоты....
1390 просмотров
fpga verilog dpll
schedule 07.03.2023
Как подписать-продлить номер в Verilog
Я работаю над простым расширителем знака в Verilog для процессора, который я создаю для компьютерной архитектуры. Вот что у меня есть до сих пор: [EDIT: слегка изменен оператор выбора] `timescale 1ns / 1ps module SignExtender( CLK, extend,...
72007 просмотров
verilog vlsi
schedule 23.01.2023
Есть ли у кого-нибудь количественные данные об использовании VHDL и Verilog?
VHDL и Verilog служат той же цели, но большинство инженеров предпочитают один из обоих языков. Я хочу выяснить, кто предпочитает какой язык. Существуют десятки мифов и расхожих мнений о разделении Verilog и VHDL. (ASIC/FPGA, Европа/США,...
6168 просмотров
comparison verilog vhdl
schedule 18.12.2022
Код Verilog компилируется, но почему симуляция не запускается?
Мой код состоит из двух файлов. В одном файле все модули и в одном файле тестовый стенд. Когда я пытаюсь запустить симуляцию на тестовом стенде, я получаю неразрешенную справочную ошибку в этой строке в одном из моих модулей: Add_half (p[3],...
7658 просмотров
module debugging simulation verilog
schedule 02.11.2023
Как перезапустить симуляцию Verilog в Modelsim
Я пытаюсь отладить модуль Verilog. Я нахожу утомительным останавливать симуляцию, изменять код, а затем снова запускать симуляцию. Есть ли более простой способ?
8803 просмотров
module debugging verilog modelsim
schedule 21.11.2023
Как измерить время модуля Verilog в Modelsim или Xilinx ISE Project Navigator
Я разработал 4-битный сумматор с опережением переноса, используя модули полусумматора. Затем я разработал еще один 4-битный сумматор Carry Look-Ahead, используя функциональное описание Verilog. Второй должен быть быстрее. Как я могу это проверить?...
455 просмотров
xilinx statistics verilog timing modelsim
schedule 28.09.2022
Разработка механизма переключения / вращения ствола с синхронизацией по краю в Verilog
Я сделал комбинацию барреля-манетки / ротатора. Теперь мне нужно сделать срабатывающий по фронту. Если вы используете управляющие сигналы, чтобы указать переключателю / поворотному устройству, запускаемому по фронту, сдвинуть вправо на один бит,...
1170 просмотров
verilog shift
schedule 01.03.2023
вводы без типа в системном Verilog
Я встречал в примере системного кода Verilog отклонение входов и выходов для module без указания их типа, например logic , _3 _... module mat_to_stream ( input [2:0] [2:0] [2:0] a,b, input newdata, input rst, clk, output [2:0] [7:0]...
11032 просмотров
verilog system-verilog
schedule 23.02.2022