Я добавил некоторые функции в код FPGA (Verilog) в USRP2. Я хотел бы отладить код. Не могли бы вы предложить, как отладить код FPGA.
Я не хочу писать тестбенч для модуля. Возможно ли, чтобы я мог писать в буфер в коде FPGA и читать этот буфер из прошивки и читать его с последовательной консоли USRP2.
Любые подсказки/направления будут очень полезны.
Спасибо Киран