Внешние имена VHDL-2008: ссылка на сеть Verilog?

Можно ли использовать иерархические ссылки / внешние имена VHDL-2008 для ссылки на сети Verilog? Questa Sim (10.6c) останавливает симуляцию со следующим сообщением об ошибке:

vsim-8509: класс объекта «SIGNAL» в «dut_i.my_net» отличается от класса «net» обозначенного объекта.

Вот код VHDL, который не работает:

alias my_alias is << signal dut_i.my_net : std_logic >>;

verilog vhdl questasim
person user2436850    schedule 16.01.2019    source источник
comment
Это выходит за рамки VHDL, поскольку межъязыковая совместимость не определена в LRM. Это проблема, зависящая от инструмента. Как my_net объявлен в Verilog? технически все в verilog является переменной (возможно, попробуйте это вместо signal). Для межъязыкового доступа вы можете быть ограничены использованием signalpy.   -  person Tricky    schedule 16.01.2019
comment
В этом случае my_net является выходом модуля Verilog (который остается неподключенным / открытым в следующей иерархии). Использование «переменной» вместо «сигнала» приводит к аналогичной ошибке.   -  person user2436850    schedule 16.01.2019
comment
Затем я предлагаю почитать о шпионских программах (другие поставщики также предоставляют аналогичные пакеты, но все они проприетарные).   -  person Tricky    schedule 16.01.2019

Ответы (1)


arrow_upward
4
arrow_downward

Согласно руководству пользователя Questa:

Questa SIM поддерживает стандартный синтаксис «внешнего имени» IEEE 1076-2008, который позволяет создавать иерархические ссылки с VHDL на VHDL. В настоящее время эти ссылки могут пересекать границы Verilog, но они должны начинаться и заканчиваться на VHDL.

Таким образом, ответ отрицательный.

Questa предоставляет набор процедур Signal Spy для доступа к вашим сигналам Verilog через строковые имена. Вы также должны включить видимость оптимизации для доступа к этим сигналам, поскольку строки не анализируются до времени выполнения.

person dave_59    schedule 17.01.2019
comment
Руководство пользователя 10.6d, Глава 10 Моделирование на разных языках, Отдельные компиляторы с общими библиотеками проектирования, Использование иерархических ссылок. - person ; 17.01.2019