В чем разница между ключевым словом always
(не блок always @
) и ключевым словом forever
в Verilog HDL?
always #1 a=!a;
forever #1 a=!a;
Вот мои выводы, но я все еще не могу провести грань между ними:
Из Википедии:
Ключевое слово always действует аналогично конструкции "C" while(1) {..} в том смысле, что оно будет выполняться вечно.
От electroSofts:
Инструкция forever постоянно повторяет следующую за ней инструкцию. Поэтому его следует использовать с процедурным управлением таймингом (иначе зависает симуляция).
Может ли кто-нибудь дать более четкое объяснение по этому поводу? Благодарю вас!