Тестовый стенд Verilog для fifo

Может ли кто-нибудь помочь мне написать код тестового стенда Verilog для следующего кода! Я пробовал, но это не работает!. это код для fifo (первым пришел, первым вышел) с одними часами. я использую симулятор икарус

фифо4:

`timescale 1ns/10ps

module fifo4(clk, rst, clr,  din, we, dout, re, full, empty);

parameter dw = 8;

input       clk, rst;
input       clr;
input   [dw:1]  din;
input       we;
output  [dw:1]  dout;
input       re;
output      full, empty;




reg     [dw:1]  mem[0:3];
reg     [1:0]   wp;
reg     [1:0]   rp;
wire    [1:0]   wp_p1;
wire    [1:0]   wp_p2;
wire    [1:0]   rp_p1;
wire        full, empty;
reg     gb;


always @(posedge clk or negedge rst)
    if(!rst)    wp <= #1 2'h0;
    else
    if(clr)     wp <= #1 2'h0;
    else
    if(we)      wp <= #1 wp_p1;

assign wp_p1 = wp + 2'h1;
assign wp_p2 = wp + 2'h2;

always @(posedge clk or negedge rst)
    if(!rst)    rp <= #1 2'h0;
    else
    if(clr)     rp <= #1 2'h0;
    else
    if(re)      rp <= #1 rp_p1;

assign rp_p1 = rp + 2'h1;


assign  dout = mem[ rp ];


always @(posedge clk)
    if(we)  mem[ wp ] <= #1 din;


assign empty = (wp == rp) & !gb;
assign full  = (wp == rp) &  gb;


always @(posedge clk)
if(!rst)            gb <= #1 1'b0;
else
if(clr)             gb <= #1 1'b0;
else
if((wp_p1 == rp) & we)      gb <= #1 1'b1;
else
if(re)              gb <= #1 1'b0;

endmodule

fifo verilog icarus
person user3446601    schedule 21.03.2014    source источник
comment
ТБ 101   -  person toolic    schedule 21.03.2014
comment
@pat я застрял в написании кода тестового стенда. это просто для симуляции просмотра сигналов с использованием icarus   -  person user3446601    schedule 21.03.2014

Ответы (1)


arrow_upward
1
arrow_downward

На EDA Playground есть примеры тестовых стендов RAM, смоделированных с помощью Icarus, которые вы можете использовать в качестве отправной точки:

  1. Тестовый стенд Verilog
  2. Тестовый стенд Python
  3. MyHDL дизайн и тестовая среда

По сути, вам нужно решить, что вы пытаетесь протестировать, как сгенерировать тестовые векторы для проверки вашего FIFO и как проверить, что ваш FIFO ведет себя так, как предполагалось. Последнее может быть простым, как просмотр осциллограмм, но гораздо лучше построить тестовый стенд с самопроверкой, который не требует ручной проверки.

Также стоит отметить, что использование #1 задержек в вашем коде обычно указывает на то, что что-то не так.

person Chiggs    schedule 21.03.2014
comment
Я собирался указать на #1 задержки, но они, кажется, появляются в вопросах партиями, я думаю, что есть по крайней мере одна школа, которая преподает verilog таким образом. - person Morgan; 21.03.2014
comment
@ Морган Морган, да, это беспокоит - студентов следует обучать современным технологиям, но многие материалы курса, которые я видел, выглядят устаревшими на десять лет. Например, записи VHDL обычно опускаются, а ведь они были введены в 1987! - person Chiggs; 21.03.2014