У меня есть модуль, в котором есть утверждение, когда обнаруживается предварительное условие, которое никогда не должно возникать. Как я могу написать тест, который проходит на основе сбоя этого утверждения, когда я даю модулю недопустимые входные данные?
В прошлом я делал подобные вещи, используя Verilog PLI. Я изучаю SystemVerilog, и я бы предпочел использовать некоторые конструкции Verilog или SV и по возможности избегать запуска отдельной программы.